包括静电放电保护结构的半导体器件的制作方法
【专利说明】
【背景技术】
[0001]半导体应用中的关键部件是固态开关。作为示例，开关将汽车应用或工业应用的负载打开和关闭。固态开关一般例如包括诸如金属氧化物半导体FET (MOSFET)的场效应晶体管(FET)或绝缘栅双极晶体管(IGBT )。
[0002]在这些应用中，在晶体管的栅极和源极之间的栅极电介质的损坏可能由在半导体器件的栅极接触区域和源极接触区域之间的静电放电事件引起。为了保护栅极电介质以防静电放电事件，提供静电放电(ESD )保护结构，其保护晶体管以防在例如组装或操作期间的静电放电。这些ESD保护结构需求在集成半导体器件内的不可忽略面积。
[0003]进一步优选的是，增大ESD结构的热电安全操作面积以实现预定的静电放电鲁棒性同时具有ESD保护结构的减小的面积消耗。
[0004]因此期望的是，提供具有增强ESD保护和热特性同时具有优化的面积效率的半导体器件结构。
【发明内容】
[0005]通过独立权利要求的教导解决上述问题。在从属权利要求中定义了另外的实施例。
[0006]根据半导体器件的实施例，该半导体器件包括具有第一表面和与第一表面相对的第二表面的半导体主体。该半导体器件还包括在半导体主体的第一表面上的第一隔离层，以及在第一隔离层上的静电放电保护结构。静电放电保护结构具有第一端子和第二端子。半导体器件还包括热耗散结构，热耗散结构具有与静电放电保护结构接触的第一端和与电隔离区直接接触的第二端。
[0007]本领域技术人员在阅读以下详细描述并且观看附图之后将认识到附加的特征和优点。
【附图说明】
[0008]包括附图以提供对本申请的进一步理解，并且附图被并入该说明书中并且构成该说明书的一部分。图图示了本发明的实施例并且与描述一起用于解释本发明的原理。随着通过引用以下详细描述它们变得被更好地理解，将容易认识到本发明的其它实施例和预期的优点。
[0009]图1是根据一实施例的半导体器件的一部分的示意性横截面视图。
[0010]图2A和2B是根据不同实施例的半导体器件的一部分的示意性平面视图。
[0011]图3和4是根据不同实施例的沿着图2A或图2B的截面A-A’截取的半导体器件的一部分的示意性横截面视图。
[0012]图5A到5C是根据不同实施例的沿着图2A或图2B的截面A-A’截取的半导体器件的一部分的示意性横截面视图。
【具体实施方式】
[0013]在以下详细描述中参考附图，附图形成其一部分并且在附图中通过图示的方式示出可实践本发明的具体实施例。应当理解的是，可利用其他实施例并且可在不背离本发明的范围的情况下作出结构或逻辑改变。例如，可以在其他实施例上或与其他实施例结合使用针对一个实施例图示或描述的特征以得出再另外的实施例。意图是，本发明包括这样的修改和变化。使用不应当被解释为限制所附权利要求的范围的特定语言来描述示例。图不是按照比例的并且仅用于图示的目的。为了清楚，在不同图中通过对应参考来标出相同元件(如果未以其它方式声明的话)。
[0014]术语“具有”、“包含”、“包括”、“含有”等是开放式的并且该术语指示陈述的结构、元件或特征的存在，但是不排除附加的元件或特征。冠词“一个”、“一种”和“该”旨在包括复数以及单数，除非上下文明确以其它方式声明。
[0015]术语“电连接”描述在电连接的元件之间的永久低欧姆连接，例如在涉及的元件之间的直接接触或经由金属和/或高度掺杂半导体的低欧姆连接。术语“电耦合”包括，可在电耦合元件之间提供适用于信号传输的一个或多个介于中间的(多个)元件，例如电阻器、电阻元件或可控制以临时提供在第一状态下的低欧姆连接和在第二状态下的高欧姆电解親的元件。
[0016]图通过指示在掺杂类型“η”或“p”旁边的或“ + ”来图示相对掺杂浓度。例如“η ”表示比“η”掺杂区的掺杂浓度更低的掺杂浓度，而“η+”掺杂区具有比“η”掺杂区更高的掺杂浓度。相同相对掺杂浓度的掺杂区不一定具有相同绝对掺杂浓度。例如，两个不同“η”掺杂区可具有相同或不同绝对掺杂浓度。
[0017]图1是根据一实施例的半导体器件10的一部分的示意性横截面视图。半导体器件10包括具有第一表面101和与第一表面101相对的第二表面102的半导体主体100。半导体器件10还包括在半导体本体100的第一表面101上的第一隔离层200和在第一隔离层200上的静电放电保护结构310。静电放电保护结构310具有第一端子312和第二端子314。半导体器件还包括热耗散结构700，热耗散结构700具有与静电放电保护结构310接触的第一端701和与电隔离区直接接触的第二端702。
[0018]半导体器件10可包括功率半导体元件，例如IGBT(绝缘栅双极晶体管)(如RC-1GBT(相反导通IGBT)、RB-1GBT (相反阻塞IGBT))和包括MOSFET (金属氧化物半导体场效应晶体管)的IGFET (绝缘栅场效应晶体管)。半导体器件10还可包括超结晶体管、沟槽场效应晶体管，或经由控制端子控制负载电流的任何另外的晶体管器件。
[0019]当减小半导体器件10的芯片尺寸时，较小的输入电容导致由在半导体器件10的栅极和源极之前的静电放电事件引起的损坏的增大的风险。因此，可在功率半导体元件中应用静电放电保护结构310以通过耗散由在栅极接触区域和源极接触区域之间的静电放电事件引起的能量，来保护在晶体管的栅极和源极之间的栅极电介质以防损坏。
[0020]图2Α和2Β是根据不同实施例的半导体器件10的部分的示意性平面图。如图2Α中所示，在半导体器件10的边缘部分中设置第一电极500，并且第一电极500可用作栅极接触区域(其可包括栅极焊盘)。栅极焊盘可用于提供到将被连接到外部器件或元件的第一电极500的键合或焊接接触。第二电极600被布置在第一电极500旁边，并且可用作源极接触区域，通过源极接触区域接触半导体主体100中的晶体管单元的源极区。
[0021]当形成半导体器件10作为功率晶体管元件时，在第一电极500和第二电极600的敷金属的得到厚度可以在I μ m到10 μ m或3 μ m到7 μ m的范围内，并且第一电极500和第二电极600可以通过在5 μπι到20μπι或ΙΟμπ!到15 μπι的范围内的最小距离B分离。如在图2Β中所示的，第一电极500还可以被布置在半导体器件10的中间部分中，其中第二电极600围绕第一电极500。通过虚线指示静电放电保护结构310的可能位置，其中指示的地点仅仅是示例性的并且不应当被理解为限制。
[0022]图3是根据一实施例的沿着图2Α或图2Β的截面Α_Α’截取的半导体器件10的一部分的示意性横截面视图。
[0023]半导体主体100可由单晶半导体材料提供，例如硅S1、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或砷化镓GaAs。在第一和第二表面101、102之间的距离被选择为实现规定的电压阻挡能力，并且可以是至少20μπι，例如至少50μπι。其他实施例可提供具有若干100 μ m厚度的半导体主体100。半导体主体100可具有矩形形状，而边缘长度在若干毫米的范围内。第一和第二表面101、102的法线定义了竖直方向并且与法线方向正交的方向是横向方向。
[0024]第一隔离层200形成在半导体主体100的第一表面101上。第一隔离层200可包括任何电介质或适于使半导体主体100与第一隔离层200上的静电放电保护结构310隔离的电介质的组合。第一隔离层200可包括例如氧化物、氮化物、氮氧化物、高k材料、酰亚胺、绝缘树脂或玻璃中的一种或任意组合。第一隔离层200可包括场电介质(例如场氧化物)和/或栅极电介质(例如栅极氧化物)。第一隔离层200可包括例如通过硅的局部氧化(LOCOS)工艺或STI (浅沟槽隔离)形成的场氧化物。第一隔离层200的场电介质的厚度可以在0.5 μπι到5 μπι或I μπι到3 μπι的范围内，第一隔离层200的栅极电介质的厚度可以在5nm到200nm或40nm到120nm的范围内。
[0025]第二隔离层400形成在静电放电保护结构310和第一隔离层200上。第二隔离层可包括氮化硅。第二隔离层400可包括第一和第二电介质层410和420的堆叠。根据一实施例，第一电介质层410可包括正娃酸乙酯(TEOS) /未掺杂娃酸盐玻璃(USG)膜。第二隔离层400的第一电介质层的厚度可以在50nm到500nm的范围内。第二电介质层420可包括磷硅酸玻璃(PSG)或硼磷硅酸玻璃(BPSG)。第二隔离层400的第二电介质层的厚度可以在200nm到2 μ m的范围内。
[0026]第一电极500形成在第二隔离层400上。在第一电极500旁边，第二电极600形成在第二隔离层400上，其可以与第一电极500间隔开距离B (还比较图2A和图2B)。在第一电极500和第二电极600上，形成钝化层800，其可包括例如酰亚胺、氮化物、氧化物或氮氧化物中的一种或任意组合。
[0027]第一电极500和第二电极600可以是分离的部分，例如由于公共金属布线层的光刻图案化所致，其中半导体器件10仅包括单个金属布线层。第一电极500和第二电极600可以被形成为金属层结构，其可包括或包