半导体器件的制造方法和半导体器件的制作方法
【专利说明】半导体器件的制造方法和半导体器件
[0001]相关串请的交叉引用
[0002]2014年6月26日提交的日本专利申请2014-131943号的公开，包括说明书、附图和摘要，以引用的方式全部并入本文。
技术领域
[0003]本发明涉及一种半导体器件，并且具体涉及有效地适用于包括碳化硅衬底的半导体器件及其制造方法的技术。
【背景技术】
[0004]除了高的耐电压之外，半导体功率器件要求具有低的导通电阻和低的开关损耗，但是作为当前主流的硅(Si)功率器件的性能正在接近其理论极限。碳化硅(SiC)具有比Si大了约一个数量级(digit)的击穿场强度，因此从理论上讲，通过减少偏移层的厚度以将耐电压保持为约十分之一并且将杂质浓度增加约100倍，可以使器件的电阻减少不少于三个数量级。进一步地，SiC具有比Si大了约3倍的带隙，因此可以耐受高温操作，并且期望SiC半导体器件具有超过Si半导体器件的性能。
[0005]将注意力集中在SiC的优点上，作为高耐电压的功率M0SFET (金属氧化硅半导体场效应晶体管)的DM0S (双扩散型M0SFET)的研发已经取得了进展。
[0006]在专利文件1 (日本特开2008-227172号公报)中描述了 DM0S的制造方法的一个示例。其描述了通过利用作为衬底的非晶层的加速氧化特性的热氧化方法，在栅极绝缘膜的旁边形成作为具有比栅极绝缘膜更大的膜厚度的绝缘膜的阶形部分。
[0007]引用列表
[0008]专利文件
[0009]专利文件1:日本特开2008-227172号公报
【发明内容】
[0010]在包括堆叠在衬底之上的栅极绝缘膜和栅极电极的DM0S中，可以考虑在栅极绝缘膜旁边的场区域中的衬底之上，形成具有比栅极绝缘膜更大的膜厚度并且起元件隔离等作用的绝缘膜(在下文中仅称为场绝缘膜)。此处，由于SiC的热氧化速率比Si的热氧化速率慢得多，所以难以形成具有L0C0S(硅的局部氧化)结构以及足够大厚度的场绝缘膜。为此，可以考虑通过将具有足够大的膜厚度的绝缘膜沉积在衬底之上，接着通过湿法蚀刻选择性地去除绝缘膜，并且从而形成栅极绝缘膜，来在分别形成有源区域中的薄栅极绝缘膜、和厚场绝缘膜。
[0011]然而，通过使用湿法蚀刻的图案化方法，图案化的精确度低，并且在处理后的绝缘膜中形成锥形开口。结果，如上面陈述的通过湿法蚀刻对较厚的绝缘膜的处理，导致半导体器件难以微型化。
[0012]其他目的和新颖特征将通过在本说明书中的说明和对应附图而显而易见。
[0013]下面将简要阐释在本申请中公开的实施例中的代表性实施例的概述。
[0014]根据一个实施例的半导体器件的制造方法如下:通过在SiC衬底之上按顺序形成具有小膜厚度的氧化硅膜和具有比氧化硅膜更大的膜厚度的多晶硅膜，之后通过干法蚀刻方法使该多晶硅膜开口，接着通过湿法蚀刻方法使氧化硅膜开口，来指定M0SFET的有源区域。
[0015]进一步地，根据一个实施例的半导体器件是如下半导体器件，其具有:源极区域和沟道区域，并排地形成在SiC衬底之上在外延层的上表面之上；以及栅极电极，形成在沟道区域之上，其中栅极绝缘膜中介其间，栅极电极的部分嵌入在形成在栅极电极旁边的绝缘膜的屋檐状突出侧壁正下方。
[0016]根据在本申请中公开的实施例，可以改进半导体器件的性能。具体地，可以实现半导体器件的微型化。
【附图说明】
[0017]图1是示出了根据本发明的实施例1的半导体器件的制造方法的截面图。
[0018]图2是示出了半导体器件的在图1之后的制造方法的截面图。
[0019]图3是示出了半导体器件的在图2之后的制造方法的截面图。
[0020]图4是示出了半导体器件的在图3之后的制造方法的截面图。
[0021]图5是示出了半导体器件的在图4之后的制造方法的截面图。
[0022]图6是示出了半导体器件的在图5之后的制造方法的截面图。
[0023]图7是示出了半导体器件的在图6之后的制造方法的截面图。
[0024]图8是示出了半导体器件的在图7之后的制造方法的截面图。
[0025]图9是示出了半导体器件的在图8之后的制造方法的截面图。
[0026]图10是示出了半导体器件的在图9之后的制造方法的截面图。
[0027]图11是示出了半导体器件的在图10之后的制造方法的截面图。
[0028]图12是示出了半导体器件的在图11之后的制造方法的截面图。
[0029]图13是示出了半导体器件的在图12之后的制造方法的截面图。
[0030]图14是示出了根据本发明的实施例1的半导体器件的截面图和平面布局图。
[0031]图15是放大地示出了根据本发明的实施例1的半导体器件的截面图。
[0032]图16是放大地示出了根据本发明的实施例1的半导体器件的截面图。
[0033]图17是示出了根据本发明的实施例2的半导体器件的制造方法的截面图。
[0034]图18是示出了半导体器件的在图17之后的制造方法的截面图。
[0035]图19是示出了半导体器件的在图18之后的制造方法的截面图。
[0036]图20是示出了半导体器件的在图19之后的制造方法的截面图。
[0037]图21是示出了作为对比示例的半导体器件的制造方法的截面图。
[0038]图22是示出了半导体器件的在图21之后的制造方法的截面图。
[0039]图23是示出了半导体器件的在图22之后的制造方法的截面图。
[0040]图24是示出了半导体器件的在图23之后的制造方法的截面图。
【具体实施方式】
[0041]在下文中参考附图对根据本发明的各个实施例进行详细阐释。此处，在用于阐释各个实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且不再进行重复的阐释。进一步地，在以下各个实施例中，原则上不再对相同或者相似的零件进行重复阐释，除非另有具体要求时。而且，在用于阐释各个实施例的对应附图中，即使在平面图、透视图或者另一视图中也可能加入影线以便于理解附图。
[0042]另外，符号“ ”或者“ + ”表示具有η型或者p型导电类型的杂质的相对浓度，例如在η型杂质的情况下，杂质浓度按照“η ”、“η ”、“η”、“η+”、“η++”的顺序增加。
[0043]然而，在本申请中，主要含有碳化硅(SiC)的衬底仅称为SiC衬底。进一步地，在本申请中，在一些情况下，SiC衬底和形成在该SiC衬底之上的外延层可以组合在一起并且称为衬底。而且，在本申请中提到的“端部”或者“终端”指如下结构的端部，该结构诸如是在沿着SiC衬底的主表面的方向上的膜。另外，在本申请中提到的“宽度”指从结构的一端至另一端的长度，该结构诸如是在沿着SiC衬底的主表面的方向上的膜。
[0044](实施例1)
[0045]按照参照图1至图13的步骤的顺序对根据本实施例的半导体器件的制造方法进行阐释。图1至图13是阐释了根据本实施例的半导体器件的制造步骤的截面图。在图1至图13中示出的截面图中，在每个截面图中的左侧的区域是其中形成有多个M0SFET的元件区域1A，并且在每个截面图中的右侧的区域是作为半导体芯片的外围区域的终端区域1B。即，在每个截面图中的左侧表示通过相关制造步骤形成在半导体芯片的中央侧的区域，并且在每个截面图中的右侧表示待作为半导体芯片的外围部分的区域。
[0046]首先，如图1所示，设置n+型SiC衬底SB。以较高的浓度将N型杂质引入到SiC衬底SB中。该η型杂质包括例如氮(Ν)，并且该η型杂质的浓度例如为lxl019cm3。
[0047]接着，通过外延生长方法在SiC衬底SB的主表面之上形成作为包括SiC的η型半导体层的外延层ΕΡ。该外延层ΕΡ含有杂质浓度比SiC衬底SB更低的η型杂质。外延层ΕΡ的杂质浓度取决于元件的额定耐电压，并且例如为lxl016Cm3。外延层ΕΡ将成为在稍后形成的M0SFET中竖直地流动的电流的路径。即，外延层ΕΡ是包括半导体器件的漂移层的层。
[0048]接着，在外延层ΕΡ的上表面之上形成图案化的绝缘膜ΗΜ1。绝缘膜ΗΜ1是使在元件区域1Α中的外延层ΕΡ的上表面断续地暴露出来的膜。绝缘膜ΗΜ1由例如Si02 (氧化硅)等组成，并且具体地由例如TE0S (正硅酸乙酯)膜等组成。绝缘膜HM1覆盖外延层EP的在终端区域1B中的上表面的大部分。通过例如光刻技术和蚀刻方法，使通过CVD (化学汽相沉积)方法形成在外延层EP之上的绝缘膜图案化，来形成绝缘膜HM1。
[0049]接着，将p型杂质(例如，铝(A1))的离子注入到其上形成有绝缘膜HM1的外延层EP中。结果，在元件区域1A中在外延层EP的上表面之上并排地形成作为p型半导体区域的多个本体区域(沟道区域)BR。本体区域BR距外延层EP的上表面的深度，S卩，结深度，未到达外延层EP的下表面。在离子注入步骤中，将绝缘膜HM1用作硬掩膜。
[0050]接着，如图2所示，在绝缘膜HM1的每一个侧壁之上都自对准地形成侧壁SW。侧壁SW例如通过如下方式来形成:CVD方法等在外延层EP之上形成氧化硅膜，之后通过干法蚀刻方法去除该氧化硅膜的部分，从而使外延层EP的上表面暴露出来，并且从而保留与绝缘膜HM1的侧壁接触的氧化硅膜。此处，据估计，外延层EP的在通过干法蚀刻方法暴露出来的位置处的上表面通过干法蚀刻步骤而被破坏，但是由于外延层EP的暴露位置不是待成为MOSFET的沟道的区域，所以不必担心MOSFET的性能退化等。
[0051]接着，将绝缘膜HM1和侧壁SW用作掩膜，将η型杂质(例如氮(Ν))的离子注入到外延层ΕΡ的上表面中。结果，在外延层ΕΡ的上表面之上形成作为η+型半导体区域的多个源极区域SR。每个源极区域SR在平面图中都形成在相关本体区域BR的中央部分处。即，在外延层ΕΡ的上表面处，外延层ΕΡ的未形成有本体区域BR和源极区域SR的部分存在于相邻的本体区域BR之间，并且本体区域BR的具有约0.5 μ m的宽度的部分中的每一个都中介在外延层EP的相关部分与相关源极区域SR之间。源极区域SR距外延层EP的上表面的深度比形成本体区域BR的深度更浅。
[0052]形成在外延层EP的上表面处在每个源极区域SR的两侧的本体区域BR是待成为稍后将形成的MOSFET的电流路径的沟道。此处，覆盖多个沟道区域的上表面的多个硬掩膜，即多个侧壁SW，以相同的间隔自对准地形成，以便高精确度地使相关沟道的宽度(例如，0.5 μπι)相等。源极区域SR的η型杂质浓度高于外延层ΕΡ的η型杂质浓度。
[0053]接着，如图3所示，通过光刻技术在外延层ΕΡ之上形成用于覆盖绝缘膜ΗΜ1和侧壁SW并且使每个源极区域SR的上表面的中央部分暴露出来的光致抗蚀剂膜PR1。光致抗蚀剂PR1的图案使在元件区域1Α中的外延层ΕΡ的在相邻绝缘膜ΗΜ1之间与相对侧壁SW隔开的位置处的上表面暴露出来。
[0054]接着，以较高的浓度将ρ型杂质(例如，铝(Α1))的离子注入到外延层ΕΡ的从光致抗蚀剂膜PR1暴露出来的上表面中。结果，在元件区域1Α中的外延层ΕΡ的上表面之上形成作为Ρ+型半导体区域的多个接触区域CR。每个接触区域CR在平面图中形成在相关源极区域SR的中央部分处，即，在平面图中形成在相关本体区域