半导体装置的浅沟槽隔离结构与其制造方法
【技术领域】
[0001]本发明涉及一种半导体制作工艺技术，尤其是涉及一种半导体装置的浅沟槽隔离结构与其制造方法。
【背景技术】
[0002]集成电路制作工艺技术不断演进的动力在于金属氧化物半导体场效晶体管(metal-oxi de-semi conductor field-effect transistor, MOSFET)尺寸不断地缩小化，以满足提升元件切换速度、降低元件消耗功率以及提高电路的元件积成密度等要求。尤其在元件隔离上面，浅沟槽隔离(shallow trench isolat1n, STI)技术比起传统的娃局部氧化(local oxidat1n of silicon, LOCOS)技术拥有多项效能上的优点，例如减少占用娃晶片表面的面积以获得更高的元件积成度、较佳的表面平坦度、以及较少通道宽度侵蚀等。
[0003]然而，浅沟槽隔离技术还面临许多制作工艺上的挑战，例如，在化学机械研磨(chemical-mechanical polishing, CMP)的平坦化制作工艺时，由于研磨图案密度的不同，造成图案密度低区域会有过度抛光所造成沟槽内的浅碟化(dishing)效应，往往容易导致周围的金属连线倒塌或断裂的情形。
[0004]为了改善浅沟槽隔离技术所造成的浅碟化效应，如美国专利US6，372，605提供了一种方法，通过事先蚀刻图案密度低的表面上较大面积的氧化硅部分，来缩短化学机械研磨所需的时间，以避免浅沟槽隔离结构上发生浅碟化效应。
[0005]在本发明中，则提供另一种半导体装置的浅沟槽隔离结构与其制造方法，通过沉积一高介电常数材料层于较大尺寸的沟槽中，以提升半导体装置的表面平整度。
【发明内容】
[0006]本发明的一目的在于提供一种半导体装置的浅沟槽隔离结构与其制造方法，通过沉积一高介电常数材料层于较大尺寸的沟槽中，以提升半导体装置的表面平整度。
[0007]本发明的另一目的在于提供一种半导体装置的浅沟槽隔离结构与其制造方法，通过沉积一高介电常数材料层于较大尺寸的沟槽中，以降低半导体装置的噪声。
[0008]本发明的又一目的在于提供一种半导体装置的浅沟槽隔离结构与其制造方法，通过沉积一高介电常数材料层于较大尺寸的沟槽中，以提升半导体装置的高频性能。
[0009]为达成上述目的，在一具体实施例中，本发明提供一种制造半导体装置的浅沟槽隔离结构的方法，包括以下步骤:提供一基板，其上方依序形成一衬垫氧化层以及一第一图案化光致抗蚀剂层；对应该第一图案化光致抗蚀剂层，在该基板中形成一第一沟槽；在移除该第一图案化光致抗蚀剂层后，沉积一第一介电层于该第一沟槽中以及该基板上；提供一第二图案化光致抗蚀剂层，以对应该第二图案化光致抗蚀剂层，在该第一介电层中形成一开口以及于该基板中形成一第二沟槽；在移除该第二图案化光致抗蚀剂层后，沉积一第二介电层，覆盖于该基板中的该第一沟槽中、该第二沟槽中以及该基板上的第一介电层；以化学机械研磨除去该第二介电层，直到露出该第一介电层为止；以及选择性移除该基板上的该第一介电层；其中该第一沟槽的面积大于该第二沟槽的面积，而且该第一介电层的介电常数高于该第二介电层。
[0010]为达成上述目的，在另一具体实施例中，本发明还提供一种制造半导体装置的浅沟槽隔离结构的方法，包括以下步骤:提供一基板，其上方依序形成一衬垫氧化层以及一第一图案化光致抗蚀剂层；对应该第一图案化光致抗蚀剂层，在该基板中形成一第一沟槽以及一第二沟槽；在移除该第一图案化光致抗蚀剂层后，沉积一第一介电层于该第一沟槽中、该第二沟槽中以及该基板上；沉积一第二介电层，覆盖于该基板中的该第一沟槽中、该第二沟槽中以及该基板上的第一介电层；以化学机械研磨除去该第二介电层，直到露出该第一介电层为止；以及选择性移除该基板上的该第一介电层；其中该第一沟槽的面积大于该第二沟槽的面积，而且该第一介电层的介电常数高于该第二介电层。
[0011]为达成上述目的，在另一具体实施例中，本发明还提供一种半导体装置的浅沟槽隔离结构，包括:一半导体基板，其具有一第一沟槽隔离结构与一第二沟槽隔离结构；其中该第一沟槽隔离结构包括一第一介电层与一第二介电层，且该第二沟槽隔离结构至少包括一第二介电层；其中该第一沟槽隔离结构的面积大于该第二沟槽隔离结构的面积，而且该第一介电层的介电常数高于该第二介电层的介电常数。
【附图说明】
[0012]为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合所附的附图，作详细说明如下。其中:
[0013]图1A至图1G为本发明一具体实施例的一种制造半导体装置的浅沟槽隔离结构的方法的流程示意图；以及
[0014]图2A至图2G为本发明另一具体实施例的一种制造半导体装置的浅沟槽隔离结构的方法的流程示意图。
[0015]符号说明
[0016]10 基板
[0017]11 衬垫氧化层
[0018]12 第一图案化光致抗蚀剂层
[0019]13 第一沟槽
[0020]14 内衬层
[0021]15 第一介电层
[0022]15A 第一介电层
[0023]15B 第一介电层
[0024]15C 第一介电层
[0025]16 第二沟槽
[0026]17 内衬层
[0027]18 第二介电层
[0028]18A 第二介电层
[0029]18B 第二介电层
[0030]18C 第二介电层
[0031]18D第二介电层
[0032]20基板
[0033]21衬垫氧化层
[0034]22第一图案化光致抗蚀剂层
[0035]23第一沟槽
[0036]24内衬层
[0037]25第一介电层
[0038]25A第一介电层
[0039]25B第一介电层
[0040]25C第一介电层
[0041]26第二沟槽
[0042]28第二介电层
[0043]28A第二介电层
[0044]28B第二介电层
[0045]28C第二介电层
[0046]28D第二介电层
【具体实施方式】
[0047]为说明本发明的要义，请参阅图1A至图1G，其为本发明一具体实施例的一种制造半导体装置的浅沟槽隔离结构的方法的流程示意图。
[0048]首先，如图1A所示，提供基板10,其上方依序形成衬垫氧化层(pad oxide) 11以及第一图案化光致抗蚀剂层12。在本具体实施例中，基板10可为硅基板、II1-V族半导体基板、蓝宝石(sapphire)基板、绝缘层上有娃(silicon on Insulator, SOI)基板、或其他各种上面提供有电子元件的基板。在本具体实施例中，衬垫氧化层11可由热氧化法或沉积法所形成。
[0049]接着，如图1B所示，对应第一图案化光致抗蚀剂层12，以蚀刻技术，在基板10中形成第一沟槽13。在本具体实施例中，第一沟槽13的面积优选为大于10000 μ m2，且其深度优选为大约200到300nm。
[0050]在移除第一图案化光致抗蚀剂层12后，形成内衬层(liner) 14于第一沟槽13中，接着并且沉积第一介电层15，以覆盖第一沟槽13中的内衬层14以及基板10上的衬垫氧化层11，如图1C所示。在本具体实施例中，内衬层14可由热氧化法所形成的氧化物或沉积法所形成的氧化物、氮化物或氮氧化物。在本具体实施例中，第一介电层15可为氮化硅，或其他介电系数高于氧化硅的高介电常数材料。
[0051]接着，提供第二图案化光致抗蚀剂层(图中未示)，并且对应第二图案化光致抗蚀剂层，在第一介电层15中形成开口，并且在基板10中形成第二沟槽16，如图1D所示。在本具体实施例中，第二沟槽16的面积小于第一沟槽13，且其深度优选为大约300到500nm。
[0052]在移除第二图案化光致抗蚀剂层(图中未示)后，实行拉回(pull back)步骤，以蚀刻方式将第一介电层15的部分移除，使得第一沟槽13与第二沟槽16的顶部边缘的部分衬垫氧化层11暴露出来。接着，形成内衬层(liner) 17于第二沟槽16中，再沉积第二介电层18，覆盖于基板10中的第一沟槽13中的第一介电层15A、第二沟槽16中的第一介电层15C以及基板10上的第一介电层15B，如图1E所示。在本具体实施例中，内衬层17可由热氧化法所形成的氧化物或沉积法所形成的氧化物、氮化物或氮氧化物。在本具体实施例中，第二介电层18优选的为氧化硅，其可通过沉积的方式形成。
[0053]接着，以化学机械研磨(CMP)除去第二介电层18，直到露出第一介电层15B与15C为止，如图1F所示。
[0054]最后，分别选择性蚀刻第二介电层18A与18B以及第一介电层15B与15C,以获得如图1G所示的结构。在本具体实施例中，第一沟槽13的面积大于第二沟槽16的面积。第一沟槽13由第一介电层15A与第二介电层18C所构成，第二沟槽16由第二介电层18D所构成。
[0055]因此，通过图1A至图1G所示的方法，可以形成如图1G所示的一种半导体装置的浅沟槽隔离结构。该结构包括:一半导体基板10，其具有一第一沟槽隔离结构13与一第二沟槽隔离结构16。第一沟槽隔离结构13包括一第一介电层15A与一第二介电层18C，且第二沟槽隔离结构16包括一第二介电层18D。在本具体实施例中，第一沟槽隔离结构13的面积大于第二沟槽隔离结构16的面积，而且第一介电