一种半导体器件中的静电放电保护结构及半导体器件的制作方法
【技术领域】
[0001]本发明属于半导体器件生产制作领域，特别是涉及一种具有静电保护结构的半导体器件。
【背景技术】
[0002]静电在自然界时刻都存在，当芯片的外部环境或者芯片内部累积的静电荷，通过芯片的管脚流入或流出芯片内部时，瞬间产生的电流(峰值可达数安培)或电压，就会损坏集成电路，使芯片功能失效。随着半导体行业的发展，特征尺寸进一步缩小，元件密度越来越大，电子元器件遭受静电损伤的可能性越来越大，产业化电子器件必须设计合格的静电保护。
[0003]在功率放大器件中，VDMOS、LDMOS、IGBT等大功率器件可以承受高电压，其静电保护设计需求的维持电压也相应增高。同时，如LDM0S又广泛应用在高频无线传输领域，其静电保护设计要求极小的寄生电容以避免误开启和噪声耦合。
[0004]在公开号为US2008093624的美国专利申请中，公开了一种作用于LDM0S器件上的静电放电(以下简称ESD)保护结构。如图1所示，该ESD保护结构包括P型衬底110，设置在衬底110上的N型外延层120、设置在N型外延层120顶部的场氧化层130，被该场氧化层130隔离的两个P型阱区150、160，以及分别将150、160接通到衬底110和一外部器件栅极上的P型重掺区180、140。该ESD保护结构的工作原理如图2所示，P型阱区150、160分别于N型外延迟120形成两个背对背的PN结二极管210、220，其等效的电路中，这两个背对背的二极管210、220 —端接在外部器件的栅极上，另一端接地，每个二极管的击穿电压假如为13V，则当栅极电压的幅值小于±13V时，其中一个二极管必然处于截止状态，此时栅极正常工作；当栅极电压大于土 13V时，这两个二极管一个导通，一个被击穿，使得这两个二极管所在的支路呈导通状态，电流经由这两个二极管导出，从而避免了栅极加载过高的电压而导致损坏，达到保护器件的效果。
[0005]通常，在LDM0S或其它一些高功率器件中，栅极工作电压需要承载的电压要求不能超过15V，因此对于ESD的保护电压设置往往略小于该电压，比如13V。从该ESD保护结构的内部看，当外部施加的电压大于其中一个PN结的击穿电压时，相当于两个P型阱区之间形成一个载流子的通道，电子可以从一端移动到另一端，而场氧化层130以L0C0S工艺制作在两个P型阱区中间，起到隔离的作用，同时在载流子通道建立之后，增加了电子从一端跑到另一端的距离，也就是增加了导通电阻Rdson。通常情况下，该ESD保护结构的击穿电压BV与该导通电阻Rdson的阻值成正比，因此使用上述场氧化层可以增加击穿电压的值。但是这种通过增加导通电阻Rdson来提升击穿电压的方式却会产生如下的问题:
[0006]PN结工作在击穿模式下时，其最大耐电流Imax与该导通电阻Rdson的阻值成反t匕，也就意味着增加该导通电阻Rdson，其所能承受的电流将减小。对于ESD保护结构来说，电流往往是比电压更需要考虑的一个量，尤其是在静电放电的瞬间，其瞬间电流可以达到几十个安培。如果管子的最大耐电流Imax很小，那么该保护结构也容易被烧毁。
[0007]因此，在现有技术中，击穿电压和耐受电流成为了一对不可调和的量。
【发明内容】
[0008]有鉴于此，本发明的目的在于解决提出一种新的静电放电保护结构，该静电放电保护结构能够兼顾击穿电压和耐受电流的特性，在不影响E S D保护结构的击穿电压的同时，减小两端的导通电阻，从而使得管子的耐受电流增大，提高该ESD保护结构的性能。
[0009]根据本发明的目的提出的一种半导体器件中的静电放电保护结构，包括第一导电型的衬底、设置在该衬底上的外延层，该外延层上具有第二导电型的第一阱区，对该第一阱区的部分表面进行第一导电型轻掺形成的第二阱区和第三阱区，分别在第二阱区和第三阱区中进行第一导电型重掺形成的第四阱区、第五阱区，所述第二阱区和第三阱区之间设有一段由第一阱区形成的且露出在外延层表面的沟道区，该第二阱区、第三阱区和第一阱区的交界处形成两个背靠背的PN结，其中至少一个PN结的上方设有一块始终接地的场板。
[0010]优选的，所述第三阱区的部分落在第一阱区外，在该第三阱区中形成的第五阱区穿过外延层与所述衬底电性连接，并且所述场板与所述第五阱区电性相连。
[0011]优选的，所述第五阱区通过在外延层中重掺第一导电型的沉降区实现与所述衬底电性连接。
[0012]优选的，所述第五阱区通过在外延层中开设金属孔柱实现与所述衬底电性连接，其中该金属孔柱贯穿至所述衬底的表面或内部。
[0013]优选的，所述场板位于由第三阱区和第一阱区形成的PN结上方，其中该场板位于第一阱区上方的部分小于所述沟道区的长度。
[0014]优选的，所述第二阱区的面积全部落入第一阱区的范围内，形成在该第二阱区中的第四阱区电性连接至一外部器件上。
[0015]优选的，所述沟道区的长度为3_15um。
[0016]优选的，所述第一导电型为P型，所述第二导电型为N型。
[0017]同时本发明还提出了一种半导体器件，包括栅极、源极和漏极，所述半导体器件还包括如上所述的静电放电保护结构，其中所述栅极与所述静电放电保护结构电性连接。
[0018]优选的，所述半导体器件中设有多层金属层，其中位于最外层的金属层构成了该半导体器件的栅极焊盘、源极焊盘和漏极焊盘，所述静电放电保护结构位于该栅极焊盘的下方，并且该静电放电保护结构的第四阱区通过金属孔柱工艺与该多层金属电性连接。
[0019]优选的，所述静电放电保护结构中的场板通过位于最内层的第一金属层电性连接至所述第五阱区。
[0020]优选的，所述场板与所述第一金属层之间，以及所述第五阱区与所述第一金属层之间设有金属孔柱。
[0021]与现有技术相比，本发明的ESD保护结构，在至少其中一个PN结上方设置一块始终接地的场板来代替现有技术中的场氧化层，在沟道区构建了一个虚拟结区，将结区的内电场分散成两个，使原本单一内电场的较高峰值被两个内电场的较低峰值取代，从而使PN结反向耐压能力增强，达到了增加击穿电压的目的，同时由于没有场氧化层的存在，所以导通电阻Rdson减小，使得耐受电流的值也增加，有效的解决了现有技术中的问题。
【附图说明】
[0022]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0023]图1是现有技术中的ESD保护结构示意图。
[0024]图2是图1中的等效电路图。
[0025]图3是本发明第一实施方式下的ESD保护结构示意图。
[0026]图4是本发明第二实施方式下的ESD保护结构示意图。
[0027]图5是本发明ESD保护结构的完整示意