半导体装置的制造方法
【专利说明】半导体装置
[0001]相关申请的交叉参照
[0002]本申请基于2014年9月8日提交的日本专利申请N0.2014-182332并享受其优先权。该申请的全部内容通过引用包含于此。
技术领域
[0003]实施方式一般涉及半导体装置。
【背景技术】
[0004]在功率MOS 晶体管(Metal Oxide Semiconductor transistor:金属氧化物半导体晶体管)等功率用半导体装置中，要求高耐压及低导通电阻。例如，在沟槽栅型MOS晶体管中，采用提高漂移层的杂质浓度而降低导通电阻的方法。并且优选为，在沟槽栅内在栅极电极之下配置源极电位的场板电极，促进漂移层的耗尽，从而同时实现高耐压化。此外，为了实现半导体装置的高耐压化，漂移层的厚膜化是必要条件，栅极沟槽也设置得较深。其结果，向设置于场板电极与漂移层之间的场绝缘膜施加的漏极电压的分配比例变大，需要提高其绝缘耐压。但是，场绝缘膜的厚膜化会增大晶圆的翘曲，使半导体装置的制造变得困难。
【发明内容】
[0005]实施方式提供高耐压、低导通电阻的半导体装置。
[0006]根据一个实施方式，半导体装置具备:第一导电型的第一半导体层；第一电极，设置在所述第一半导体层之上；第二电极，沿着从所述第一电极朝向所述第一半导体层的第一方向延伸，具有位于所述第一半导体层中的第一端和与所述第一电极相接的第二端；第三电极，沿着所述第一方向延伸，具有位于所述第一半导体层中的第一端和与所述第一电极相接的第二端；以及第二导电型的第二半导体层，在所述第二电极与所述第三电极之间设置在所述第一半导体层上。还具备:第二导电型的第三半导体层，设置在所述第一半导体层与所述第二电极之间、以及所述第一半导体层与所述第三电极之间；第一绝缘膜，设置在所述第二电极与所述第三半导体层的一方之间、以及所述第三电极与所述第三半导体层的另一方之间；第一导电型的第四半导体层，设置在所述第二半导体层上，与所述第一电极电连接；以及第四电极，穿过所述第四半导体层而延伸到所述第一半导体层中，该第四电极与所述第四半导体层、所述第二半导体层及所述第一半导体层之间隔有第二绝缘膜。
[0007]根据上述构造的半导体装置，能够提供高耐压、低导通电阻的半导体装置。
【附图说明】
[0008]图1A及图1B是例示实施方式的半导体装置的示意截面图。
[0009]图2A?图6B是例示实施方式的半导体装置的制造过程的示意截面图。
[0010]图7A及图7B是例示实施方式的变形例的半导体装置的示意截面图。
【具体实施方式】
[0011]参照【附图说明】实施方式。在附图中，对于相同的部分赋予相同的标记，并适当省略说明，仅说明不同的部分。附图仅为示意，各部分之间的厚度、宽度、以及大小关系等并不一定与实际值相同。即使是对于同一部件的说明，其尺寸和/或比例在不同附图之间也可能不同。
[0012]在有些情况下，组件的配置使用图中所示的XYZ轴方向进行说明。X轴、Y轴、Z轴相互正交。以下，将X轴、Y轴、Z轴的方向称为X方向、Y方向、Z方向。另外，在有些情况下，Z方向表示上方，Z方向的相反方向表示下方。
[0013]在以下的实施方式中，将第一导电型设为η型、将第二导电型设为P型来进行说明，但是不限于此，也可以将第一导电型设为P型、将第二导电型设为η型。
[0014]图1是例示实施方式的半导体装置I的示意截面图。半导体装置I例如是功率MOS晶体管。图1A表示半导体装置I的晶胞(unit cell)的截面构造。图1B将图1A中所示的区域IB扩大表示。
[0015]半导体装置I具备η型的第一半导体层(以下称为漂移层10)和设置在漂移层10之上的P型的第二半导体层(以下称为基底层20)。漂移层10例如设置在漏极层13之上。漏极层13是η型杂质浓度比漂移层10高的层。漏极层13例如也可以是η型半导体层，也可以是η型半导体基板。
[0016]如图1所示，漂移层10包括第一层15和第二层17。第二层17设置在第一层15之上，第二层17的η型杂质浓度比第一层15高。此外，第二层17的η型杂质浓度比漏极层13低。
[0017]半导体装置I具备:第一电极(以下称为源极电极60)、第二电极及第三电极(以下称为场板电极30)、第四电极(以下称为栅极电极50)。
[0018]半导体装置I具备多个场板电极30。场板电极30例如沿着漂移层10与基底层20的边界1a在X方向上并列设置。
[0019]场板电极30在漂移层10及基底层20的内部沿着Z方向延伸。并且，场板电极30的第一端部30a位于漂移层10中，第二端部30b位于基底层20侧。此外，优选为第一端部30a位于第一层15中。
[0020]半导体装置I具备P型半导体层(以下称为P型层40)和第一绝缘膜(以下称为场板绝缘膜33)。P型层40设置在漂移层10与多个场板电极30的每一个之间。场板绝缘膜33设置在多个场板电极30的每一个与P型层40之间。此外，P型层40设置为与基底层20相连。
[0021]例如，场板电极30隔着场板绝缘膜33设置在贯通基底层20而到达漂移层10的第一沟槽(以下称为沟槽101)的内部。并且，P型层40沿着场板绝缘膜33设置。
[0022]半导体装置I在相邻的沟槽101之间还具备栅极电极50。此外，半导体装置I在多个场板电极30的每一个之间，具备选择性地设置在基底层20上的η型的第四半导体层(以下称为源极层23)。并且，栅极电极50隔着第二绝缘膜(栅极绝缘膜53)与漂移层10、基底层20及源极层23对置。
[0023]例如，在漂移层10中，栅极电极50的一端50a位于比第一端部30a浅的位置，位于比漂移层10与基底层20的边界1a深的位置。此外，另一端50b位于基底层20侧。
[0024]换言之，如图1B所示，栅极电极50隔着栅极绝缘膜53设置在贯通基底层20而到达漂移层10的第二沟槽(以下称为沟槽107)的内部。沟槽107被设置为在相邻的2个沟槽101之间贯通基底层20而到达第二层17的深度。S卩，沟槽107设置为比沟槽101浅。
[0025]源极层23选择性地设置在基底层20的位于栅极电极50侧的部分之上。并且，栅极电极50在沟槽107的内面隔着栅极绝缘膜53与第二层17、基底层20及源极层23对置。
[0026]进而，半导体装置I具备设置于基底层20、源极层23、场板电极30及栅极电极50之上的第三电极(以下称为源极电极60)。源极电极60与基底层20、源极层23及场板电极30电连接。在栅极电极50与源极电极60之间设置有层间绝缘膜55，将两者电绝缘。此夕卜，源极电极60设置为与场板电极30的第二端部30b相接。
[0027]此外，半导体装置I被设置为，P型层40中包含的P型杂质的总量与漂移层10及P型层40中包含的η型杂质的总量相同。即，优选为取得电荷平衡，使得向基底层20与漂移层10之间、以及P型层40与漂移层之间的ρη结施加逆偏压时，漂移层10及P型层40的整体容易耗尽。
[0028]在此，“相同”并不限于严格意义上杂质量相同的情况，允许存在制造过程中的杂质量的控制精度所导致的误差。即，P型层40中包含的P型杂质的总量和漂移层10及P型层40中包含的η型杂质的总量大致相同即可。
[0029]此外，在本实施方式中，在被P型层40包围的沟槽101的内部设有源极电位的场板电极30。由此，促进P型层40的耗尽，因此，例如也可以使P型层40的P型杂质的总量比漂移层10及P型层40中包含的η型杂质的总量多。
[0030]此外，通过在场板绝缘膜33与漂移层10之间隔有P型层40，能够降低向场板绝缘膜33施加的电压。即，能够降低向场板电极30与漏极层13之间施加的漏极电压中的、向场板绝缘膜33施加的电压的比例。其结果，能够使场板绝缘膜33的膜厚变薄。
[0031]例如，为了实现半导体装置I的高耐压化及低导通电阻化，优选为加厚第二层17的Z方向的层厚并较深地形成沟槽101。并且，场板绝缘膜33的厚度存在如下的倾向:沟槽101越深则越厚。其结果，场板绝缘膜33的厚膜化会增大晶圆的翘曲。与此相对，在本实施方式中，与不设置P型层40的情况相比，能够使场板绝缘膜33变薄。由此，能够在实现高耐压化及低导通电阻化的同时，抑制晶圆的翘曲，降低半导体装置I的制造难度。
[0032]此外，P型层40沿着场板绝缘膜33延伸并与基底层20连接，作为由于漂移层中的雪崩过程中的碰撞电离而生成的空穴的放出路径起作用。由此，能够提高雪崩耐量。
[0033]接下来，参照图2?图6说明实施方式的半导体装置I的制造方法。图2Α?图6Β是例示实施方式的半导体装置的制造过程的示意截面图。
[0034]如图2所示，准备在漏极层13上形成了漂移层10的晶圆。漏极层13例如是在η型硅晶圆或η型硅晶圆上进行了外延生长的η型硅层。漂移层10例如是η型硅层，包括在漏极层13之上进行了外延生长的第一层15和第二层17。第二层17设置为，其η型杂质浓度比第一层15的η型杂质浓度高。
[0035]接着，形成从第二层17的上面17a到达第一层15的沟槽101。沟槽101例如使用各向异性的RIE(Reactive 1n Etching:反应性离子蚀刻)法来形成。沟槽101比第二层17的Z方向的层厚Tl更深地形成。Tl例如为10?20微米(μΜ)。
[0036]接下来，如图2B所示，向沟槽101的内面离子注入P型杂质、例如硼B。向从与晶圆垂直的Z方向偏离几度的倾斜方向注入硼离子(B+)，以使硼离子(B+)注入沟槽101的侧壁。将硼的剂量控制为，例如与漂移层10中包含的η型杂质同量。
[0037]接下来，如图3Α所示，对晶圆进行热处理，使离子注入的硼激活。由此，能够在沟槽101的内面形成P型层40。
[0038]P型层40的形成方法不限于上述的离子注入，例如也可以在沟槽101的内面使P型硅层外延生长。这种情况下，控制P型硅层中掺杂的P型杂质的浓度，形成为使得P型硅层中包含的P型杂质的总量与漂移层10中包含的η型杂质的总量平衡。
[0039]接着，如图3Β所示，形成覆盖沟槽101的内面的场板绝缘膜33。场板绝缘膜33例如是氧化娃膜，使用CVD(Chemical Vapor Deposit1n:化学气相淀积)法来形成。场板绝缘膜33形成在晶圆整面，在该阶段覆盖形成有P型层40的第二层17的上面17a。
[0040]接着，如图4A所示，在晶