半导体装置及其制造方法
【专利说明】半导体装置及其制造方法
[0001][相关申请案]
[0002]本申请案享受以日本专利申请案2014-187858号(申请日:2014年9月16日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含该基础申请案之所有内容。
技术领域
[0003]本发明的实施方式涉及一种半导体装置及其制造方法。
【背景技术】
[0004]因电力控制等，而米用MOSFET (Metal Oxide Semiconductor Field EffectTransistor,金属氧化物半导体场效应晶体管)或IGBT (Insulated Gate BipolarTransistor，绝缘栅极双极晶体管)等半导体装置。在该等半导体装置中，存在出于一面维持耐压一面降低导通电阻的目的，而形成超接面结构的情况。
【发明内容】
[0005]本发明要解决的问题是提供一种可一面抑制导通电阻增加一面使雪崩耐量提升的半导体装置及其制造方法。
[0006]实施方式的半导体装置包括:第I导电型的第I半导体区域、元件区域、包围元件区域之终端区域、及与第I半导体区域电连接的第2电极。
[0007]元件区域包括:第2导电型的第2半导体区域、第2导电型的第3半导体区域、第I导电型的第4半导体区域、栅极电极、及第I电极。
[0008]第2半导体区域是设置在第I半导体区域内。第2半导体区域是在第I方向上延伸。第2半导体区域在对第I方向正交的第2方向上设置有多个。
[0009]第3半导体区域是设置在第2半导体区域上。
[0010]第4半导体区域是选择性地设置在第3半导体区域上。
[0011]栅极电极是隔着第I绝缘膜，而与第I半导体区域、第3半导体区域、及第4半导体区域相邻。
[0012]第I电极是与第4半导体区域电连接。
[0013]终端区域具有第2导电型的第5半导体区域、及第2导电型的第6半导体区域。
[0014]第5半导体区域是设置在第I半导体区域内。第5半导体区域是在第2方向上设置有多个。
[0015]第6半导体区域是设置在第I半导体区域与第5半导体区域之间。第6半导体区域的第2导电型的杂质浓度高于第5半导体区域的第2导电型的杂质浓度。
【附图说明】
[0016]图1是表示第I实施方式的半导体装置的一例的俯视图。
[0017]图2(a)及(b)是表示第I实施方式的半导体装置的一例的剖视图。
[0018]图3是表示第I实施方式的半导体装置的超接面结构的一例的俯视图。
[0019]图4是表示第I实施方式的半导体装置的超接面结构的另一例的俯视图。
[0020]图5(a)及(b)是表示第2实施方式的半导体装置的一例的剖视图。
[0021]图6(a)及(b)是表示第3实施方式的半导体装置的一例的剖视图。
[0022]图7(a)?(C)是表示第I实施方式的半导体装置的制造步骤的一例的步骤剖视图。
[0023]图8(a)及(b)是表示第I实施方式的半导体装置的制造步骤的一例的步骤剖视图。
【具体实施方式】
[0024]以下，对于本发明的各实施方式，一面参照附图一面进行说明。
[0025]另外，附图是模式性的或概念性的，且各部分的厚度与宽度的关系、部分间的大小的比例等不限于必定与现实相同。而且，即便表示相同部分的情况下，也存在因附图导致彼此的尺寸或比例不同地被表现的情况。
[0026]另外，在本案说明书与各图中，对于与已提示的图中已经描述的元件相同的元件，标注同一符号，且适当地省略详细说明。
[0027]各附图中的箭头X、Y、Z表示相互正交的三方向，且例如箭头X所表示的方向(X方向)及箭头Y所表示的方向(Y方向)是与半导体衬底的主面平行的方向，箭头Z所表示的方向(Ζ方向)表示与半导体衬底的主面垂直的方向。
[0028]于附图中，η\ η及ρ+、ρ、ρ的标识是表示各半导体区域的各导电型中的杂质浓度的相对高低。即，η+表示与η相比η形杂质浓度相对地更高。而且，ρ +表示与ρ相比ρ形杂质浓度相对更高，P表示与P相比P形杂质浓度相对更低。
[0029]对于以下所说明的各实施方式，也可使各半导体区域的ρ形与η形反转而实施。
[0030](第I实施方式)
[0031]图1是第I实施方式的半导体装置的俯视图。
[0032]图2是第I实施方式的半导体装置的剖视图。
[0033]图2 (a)是图1中的A-A’剖视图。
[0034]图2 (b)是图1中的B-B’剖视图。
[0035]半导体装置100具有第I导电型的第I半导体区域、多个第I导电型的第2半导体区域、多个第2导电型的第3半导体区域、第2导电型的第4半导体区域、第I导电型的第5半导体区域、第I导电型的第6半导体区域、栅极电极、漏极电极、及源极电极。
[0036]半导体装置100是例如MOSFET。
[0037]如图1所示，半导体衬底5 (以下，简称为衬底5)具有元件区域1、及设置在元件区域I的外侧的接合终端区域2 (以下，简称为终端区域2)。元件区域I被终端区域2所包围。在元件区域I中，设置有源极电极32。在源极电极32之下，设置有多个M0SFET。
[0038]在源极电极32，设置有开口。该开口内，与源极电极32隔开地设置有栅极焊盘36。该栅极焊盘36电连接于设置在源极电极32之下的MOSFET的栅极电极24。
[0039]如图2所示，漏极区域10是设置在元件区域I及终端区域2。漏极区域10是η形的半导体区域。漏极区域10是与漏极电极30电连接。
[0040]η形半导体区域11设置在漏极区域10上。η形半导体区域11的η形杂质浓度低于漏极区域10的η形杂质浓度。
[0041]η形半导体区域11具有Y方向上延伸的多个η形柱12。
[0042]ρ形柱13是Y方向上延伸的半导体区域。P形柱13在η形半导体区域11中设置有多个。
[0043]η形柱12与ρ形柱13是在X方向上交替地设置。换言之，P形柱13设置在相邻的η形柱12之间。η形柱12设置在相邻的ρ形柱13之间。
[0044]例如，η形半导体区域11是I个半导体层中所含的区域，且η形柱12是该η形半导体区域11的一部分。在如此的情况下，例如，η形半导体区域11、η形柱12、及ρ形柱13是通过在形成η形半导体层之后，在η形半导体层的表面形成沟槽，且在沟槽中嵌入ρ形半导体而形成。此时，嵌入至沟槽中的P形半导体层成为P形柱13，剩余的η形半导体层成为η形半导体区域11。而且，η形半导体区域11中，ρ形柱13之间的区域成为η形柱12。
[0045]或者，η形半导体区域11包含多个半导体层，且η形柱12亦可为该η形半导体区域11的一部分。在如此的情况下，例如，η形半导体区域11、η形柱12、及ρ形柱13是通过在η形半导体衬底上使η形半导体层外延生长，在η形半导体层形成沟槽，且在沟槽中嵌入ρ形半导体而形成。此时，嵌入至沟槽的ρ形半导体层成为ρ形柱13，剩余的η形半导体衬底及η形半导体层成为η形半导体区域11。而且，η形半导体区域11中，ρ形柱13之间的区域成为η形柱12。
[0046]在图2所示的例中，终端区域2中相邻的η形柱12之间的X方向上的距离大于元件区域I中相邻的η形柱12之间的X方向上的距离。终端区域2中相邻的ρ形柱13之间的X方向上的距离与元件区域I中相邻的P形半导体区域131之间的X方向上的距离相同。
[0047]而且，终端区域2的X方向上的η形柱12的宽度与元件区域I的X方向上的η形柱12的宽度相同。P形半导体区域131的X方向上的宽度与ρ形半导体区域132的X方向上的宽度之和大于元件区域I的X方向上的P形柱13的宽度。
[0048]如图2 (b)所示，在终端区域2中，ρ形柱13具有ρ形半导体区域131及ρ形半导体区域132。ρ形半导体区域131是设置在ρ形半导体区域132的外周。即，ρ形半导体区域131是设置在ρ形半导体区域132与η形柱12之间、及ρ形半导体区域132与η形半导体区域11之间。另外，P形半导体区域131也可以仅设置在ρ形半导体区域132与η形柱12之间。
[0049]基极区域20是在元件区域I中，设置在η形柱12上及ρ形柱13上。基极区域20是P形半导体区域。
[0050]源极区域22是选择性地设置在基极区域20上。源极区域22是η形半导体区域。源极区域22的η形杂质浓度高于η形半导体区域11的η形杂质浓度、及η形柱12的η形杂质浓度。
[0051]栅极电极24是隔着栅极绝缘膜26，而与η形柱12、基极区域20、及源极区域22对向。
[0052]在基极区域20上及源极区域22上，设置有源极电极32。源极区域22是与源极电极32电连接。