形成了轻掺杂源漏(LDD)或者源漏延伸区(SDE)结构1LS/1LD，两者之间的鳍片1F构成了沟道区1C。其中，垂直倾角β (注入方向与垂直方向所夹的锐角角度)可以例如0?45±0.5度)。可以通过以垂直方向为轴线，180度旋转晶片衬底1或者旋转离子注入腔室中喷嘴而实现在栅极堆叠结构5沿第一方向两侧形成对称的LDD/SDE结构。此外，依照本发明的优选实施例，可以调整垂直倾角β以调整LDD/SDE结构的纵向(沿垂直方向)结深，从而控制源漏区与鳍片1F之间底部界面特性。
[0035]如图10所示，在栅极侧墙6A沿第一方向两侧的LDD源漏区1LS/1LD上外延生长抬升源漏区1HS和1HD。例如通过PECVD、MOCVD、MBE、ALD、热分解、蒸发、溅射等工艺，在栅极堆叠结构5/栅极侧墙6A沿第一方向的两侧上方外延生长抬升漏区1HD和提升源区1HS。其中，抬升源漏区1HS/1HD材质优选与衬底1、鳍片1F不同，例如具有更高应力的SiGe、S1:C、S1:H、SiSn、GeSn、SiGe: C等及其组合。在此过程中，可以执行原位掺杂或者离子注入掺杂以调整源漏区的掺杂类型和/或浓度。如图10下部所示，由于外延生长在各个晶面生长速度不一致，最后外延形成的抬升源漏区往往具有菱形、钻石形等剖面。
[0036]随后，如图11所示，在第一栅极侧墙6A上进一步形成第二栅极侧墙6B，其材质工艺类似于第一栅极侧墙。此后，以第二栅极侧墙6B为掩模，进行第二次离子注入，执行源漏重掺杂(纵向结深浅)，使得提升源漏1HD/1HS具有高于源漏1S/1D、轻掺杂源漏的杂质浓度。随后，退火以激活掺杂的杂质。与此同时，该退火还进一步减缓了 LDD/SDE的注入对于鳍片结构顶部的损伤以及减少外延层中的缺陷，有利于以精简的工艺提高器件的可靠性。
[0037]如图12所示，在整个器件上形成接触刻蚀停止层(CESL)7A以及层间介质层(ILD) 7B。优选地，先在器件上通过PECVD、HDPCVD、溅射等工艺形成氮化硅的接触刻蚀停止层7A (可以省略)。随后，通过旋涂、喷涂、丝网印刷、CVD、PVD等工艺形成氧化硅、低k材料的ILD 7B，其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔S1CH、掺C 二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。
[0038]之后可以采用常规工艺完成器件互连。例如，依次刻蚀ILD 7B、接触刻蚀停止层7A，直至暴露源漏区1HS/1HD，形成接触孔。刻蚀方法优选各向异性的干法刻蚀，例如等离子干法刻蚀或者RIE。优选地，在接触孔暴露的源漏区上形成金属硅化物(未示出)以降低接触电阻。例如，在接触孔中蒸发、溅射、M0CVD、MBE、ALD形成金属层(未示出)，其材质例如N1、Pt、Co、T1、ff等金属以及金属合金。在250?1000摄氏度下退火1ms?lOmin,使得金属或金属合金与源漏区中所含的Si元素反应形成金属硅化物，以降低接触电阻。随后在接触孔中填充接触金属层，例如通过MOCVD、MBE、ALD、蒸发、溅射等工艺，形成了接触金属层，其材料优选延展性较好、填充率较高并且相对低成本的材料，例如包括W、T1、Pt、Ta、Mo、Cu、Al、Ag、Au等金属、这些金属的合金、以及这些金属的相应氮化物。随后，采用CMP、回刻等工艺平坦化接触金属层，直至暴露CESL层7A。
[0039]最后形成的器件结构如图12所示，包括:多个鳍片结构1F，在衬底1上沿第一方向延伸分布，多个鳍片结构1F之间存在多个浅沟槽隔离(STI) 3 ;栅极堆叠结构包括栅极导电层5G以及栅极绝缘层5G0X，跨越每个鳍片结构，沿第二方向延伸分布，栅极堆叠结构5下方的鳍片结构构成沟道区1C ;源漏区，形成在栅极堆叠沿第一方向两侧的鳍片结构之上；其中，栅极导电层5G由掺杂多晶半导体构成，栅极绝缘层5G0X仅分布在栅极导电层5G下方。其他的器件结构和材料、参数等已经参照附图1至附图12描述在制造过程中，在此不再赘述。
[0040]依照本发明的半导体器件及其制造方法，对大面积多晶半导体栅极执行掺杂之后再刻蚀形成栅极线条，能有效提高对于掺杂多晶半导体栅极调节阈值电压的精度，以低成本抑制短沟道效应。
[0041]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【主权项】
1.一种半导体器件，包括: 多个鳍片结构，在衬底上沿第一方向延伸； 栅极堆叠结构，在衬底上沿第二方向延伸，跨越多个鳍片结构，其中栅极堆叠结构包括栅极导电层和栅极绝缘层，栅极导电层由掺杂多晶半导体构成； 沟道区，多个鳍片结构中位于栅极堆叠结构下方； 源漏区，在多个鳍片结构上、位于栅极堆叠结构沿第一方向两侧。2.如权利要求1的半导体器件，其中，掺杂多晶半导体选自多晶S1、多晶SiGe、多晶S1:C、多晶S1:H、多晶Ge、多晶SiGeC、多晶GeSn、多晶SiSn、多晶InP、多晶GaN、多晶InSb、多晶碳化半导体的任意一种或其组合。3.如权利要求1的半导体器件，其中，栅极绝缘层仅位于栅极导电层下方。4.如权利要求1的半导体器件，其中，源漏区包括在多个鳍片结构中的源漏延伸区、以及在源漏延伸区上方的抬升源漏区。5.如权利要求1的半导体器件，其中，多个鳍片结构中部和/或底部具有穿通阻挡层。6.一种半导体器件制造方法，包括: 在衬底上形成沿第一方向延伸的多个鳍片； 在鳍片上形成沿第二方向延伸的绝缘层和掺杂多晶半导体层； 沿第二方向依次刻蚀掺杂多晶半导体层和绝缘层，分别形成栅极导电层和栅极绝缘层； 在栅极堆叠结构沿第一方向的两侧形成栅极侧墙和源漏区。7.如权利要求6的半导体器件制造方法，其中，形成栅极堆叠结构之前进一步包括，执行离子注入，在鳍片中部和/或底部形成穿通阻挡层。8.如权利要求6的半导体器件制造方法，其中，形成掺杂多晶半导体层的步骤具体包括:在鳍片上沉积绝缘层和多晶半导体层，随后对多晶半导体层执行离子注入掺杂；或者，在鳍片上原位沉积掺杂而形成掺杂多晶半导体层。9.如权利要求8的半导体器件制造方法，其中，沉积多晶半导体层之后、执行离子注入掺杂之前，进一步包括对多晶半导体层执行平坦化工艺；或者，在形成掺杂多晶半导体层之后、刻蚀掺杂多晶半导体层之前，进一步包括对掺杂多晶半导体层执行平坦化工艺。10.如权利要求6的半导体器件制造方法，其中，掺杂多晶半导体选自多晶S1、多晶SiGe、多晶S1: C、多晶S1:H、多晶Ge、多晶SiGeC、多晶GeSn、多晶SiSn、多晶InP、多晶GaN、多晶InSb、多晶碳化半导体的任意一种或其组合。11.如权利要求6的半导体器件制造方法，其中，形成源漏区的步骤具体包括:在栅极堆叠结构两侧形成第一栅极侧墙；以第一栅极侧墙为掩模对鳍片执行轻掺杂离子注入，形成源漏延伸区；在第一栅极侧墙两侧的源漏延伸区上外延生长抬升源漏区；在第一栅极侧墙两侧形成第二栅极侧墙；以第二栅极侧墙为掩模对抬升源漏区执行重掺杂离子注入。
【专利摘要】一种半导体器件，包括：多个鳍片结构，在衬底上沿第一方向延伸；栅极堆叠结构，在衬底上沿第二方向延伸，跨越多个鳍片结构，其中栅极堆叠结构包括栅极导电层和栅极绝缘层，栅极导电层由掺杂多晶半导体构成；沟道区，多个鳍片结构中位于栅极堆叠结构下方；源漏区，在多个鳍片结构上、位于栅极堆叠结构沿第一方向两侧。依照本发明的半导体器件及其制造方法，对大面积多晶半导体栅极执行掺杂之后再刻蚀形成栅极线条，能有效提高对于掺杂多晶半导体栅极调节阈值电压的精度，以低成本抑制短沟道效应。
【IPC分类】H01L29/78, H01L29/06, H01L29/423
【公开号】CN105489651
【申请号】CN201410484165
【发明人】殷华湘, 张永奎, 赵治国, 陆智勇, 朱慧珑
【申请人】中国科学院微电子研究所
【公开日】2016年4月13日
【申请日】2014年9月19日
【公告号】US20160087062