半导体装置以及半导体装置的制造方法
【专利摘要】本发明提供一种半导体装置，具有在碳化硅半导体区域中形成的IGBT以及FWD，其中，IGBT具备在碳化硅半导体区域的一个主面侧形成的发射极电极、基极区域、发射极区域、在碳化硅半导体区域的一个主面侧形成的集电极区域、集电极电极、与碳化硅半导体区域、发射极区域和基极区域相接的栅极绝缘膜以及与栅极绝缘膜对置的栅电极，FWD具备：基极接触区域，与发射极区域邻接，与发射极电极电连接；以及阴极区域，配设于碳化硅半导体区域的另一个主面侧的上层部，与集电极区域邻接地设置，与集电极电极电连接，IGBT还具备载流子陷阱减少区域，该载流子陷阱减少区域配设于集电极区域的上方的碳化硅半导体区域内的主电流的通电区域，载流子陷阱少于阴极区域的上方的碳化硅半导体区域内的载流子陷阱。
【专利说明】
半导体装置以及半导体装置的制造方法
技术领域
[0001]本发明涉及半导体装置，特别涉及改善半导体装置的电气特性的技术。
【背景技术】
[0002]以往公知作为半导体材料使用硅(Si )基板的绝缘栅双极型晶体管(IG B T:1nsulated Gate Bipolar Transistor)和与IGBT反并联地连接的回流二极管(FWD:FreeWheeling D1de)形成于同一半导体基板内的功率用半导体装置。
[0003]例如，在专利文献I中，公开了如下半导体装置:在同一半导体基板形成IGBT和FWD，在基板的表面侧形成作为IGBT的发射极电极以及FWD的阳极电极发挥功能的共用的电极，在基板的背面侧形成作为IGBT的集电极电极以及FWD的阴极电极发挥功能的共用的电极。这样的半导体装置被称为反向导通型(RC(Reverse Conducting)) — IGBT。
[0004]Si基板由于一般是高载流子寿命(载流子寿命长)，所以在RC — IGBT中，FWD的恢复特性也时常成为问题。即，在从IGBT的动作(正向通电)状态切换为FWD的反向复原(恢复)状态时，持续流过正向电流直至在半导体基板中蓄积的少数载流子由于复合而消失，所以作为结果，开关损失增大。
[0005]作为提高FWD的恢复特性的方法，使用载流子寿命控制法，在该载流子寿命控制法中，遍布半导体基板整体、即IGBT区域和FWD区域整体地，作为载流子寿命控制体照射轻离子或者电子射线等放射线，在半导体基板中导入晶体缺陷，从而形成低载流子寿命层。
[0006]通过该方法，半导体基板中的晶体缺陷成为复合中心，在FWD的恢复时，促进少数载流子的复合，能够改善恢复特性。
[0007]另外，根据专利文献2，提出了将形成低载流子寿命层的区域仅限定于FWD区域(在IGBT区域中不导入载流子寿命控制体)的方法，公开了不损害IGBT的通电能力而提高FWD的恢复特性的技术。
[0008]专利文献I:日本专利第4791704号公报
[0009]专利文献2:日本特开2008 —192737号公报
【发明内容】
[0010]碳化硅(SiC)半导体具有比Si半导体宽的宽带隙，使用SiC半导体的SiC半导体装置相比于使用Si半导体的Si半导体装置，耐压性更优良，容许电流密度更高，并且耐热性也更高，所以还能够进行高温动作。因此，SiC半导体装置作为下一代的功率用半导体装置而进行开发。
[0011]在功率用半导体装置中使用的Si基板一般使用FZ法(FloatingZone法:浮游频带熔融法)来形成。通过本方法得到的Si基板的纯度非常高且无缺陷，所以得到I毫秒以上的高载流子寿命。另一方面，对于SiC基板，非常难以得到Si基板那样高的纯度，一般的载流子寿命只不过为I微秒左右。其原因认为是，在SiC基板内，存在大量杂质、本征缺陷、位错、层叠缺陷等晶体缺陷，所以它们成为复合中心、进而成为载流子寿命控制体。
[0012]因此，在使用SiC基板的RC— IGBT中，无法应用以往的作为使用Si基板的RC — IGBT的特性提高方法的、仅在FWD区域中形成低载流子寿命层的方法。
[0013]S卩，使用SiC基板的RC — IGBT存在如下这样的恢复特性与通电特性之间的折衷关系，即，虽然由于存在大量载流子寿命控制体而恢复特性优良，但在另一方面IGBT的通电特性低。另外，在SiC基板中，在晶体内存在大量载流子寿命控制体，所以存在即使如Si基板那样“部分性地导入载流子寿命控制体”也没有效果这样的问题。
[0014]本发明是为了解决上述那样的问题而完成的，其目的在于，提供一种改善了电气特性的SiC半导体装置。
[0015]本发明提供一种半导体装置，具有在第2导电类型的碳化硅半导体区域中形成的绝缘栅双极型晶体管和与所述绝缘栅双极型晶体管反并联地连接的二极管，其中，所述绝缘栅双极型晶体管具备:发射极电极，配设于所述碳化硅半导体区域的一个主面上;第I导电类型的基极区域，在所述碳化硅半导体区域的所述一个主面侧的上层部选择性地配设有多个;第2导电类型的发射极区域，选择性地配设于所述基极区域各自的上层部，与所述发射极电极电连接;第I导电类型的集电极区域，配设于所述碳化硅半导体区域的另一个主面侧的上层部;集电极电极，配设于所述碳化硅半导体区域的所述另一个主面上，与所述集电极区域电连接;栅极绝缘膜，被配设成与所述碳化硅半导体区域、所述发射极区域以及所述基极区域连续地相接；以及栅电极，被配置成隔着所述栅极绝缘膜而与所述碳化硅半导体区域、所述发射极区域以及所述基极区域对置，所述二极管具备:第I导电类型的基极接触区域，与所述发射极区域邻接地设置，与所述发射极电极电连接；以及第2导电类型的阴极区域，配设于所述碳化硅半导体区域的所述另一个主面侧的上层部，与所述集电极区域邻接地设置，与所述集电极电极电连接，所述绝缘栅双极型晶体管还具备:载流子陷阱减少区域，配设于所述集电极区域的上方的所述碳化硅半导体区域内的主电流的通电区域，载流子陷阱少于所述阴极区域的上方的所述碳化硅半导体区域内的载流子陷阱。
[0016]根据本发明的半导体装置，在晶体管的通电区域中形成载流子陷阱减少区域，所以能够提高晶体管的主电流的通电区域中的载流子寿命，所以能够提高晶体管的通电能力。
【附图说明】
[0017]图1是示出本发明的实施方式I的半导体装置的结构的剖面图。
[0018]图2是示出本发明的实施方式I的半导体装置的结构的俯视图。
[0019]图3是说明本发明的实施方式I的半导体装置的制造工序的剖面图。
[0020]图4是说明本发明的实施方式I的半导体装置的制造工序的剖面图。
[0021]图5是说明本发明的实施方式I的半导体装置的制造工序的剖面图。
[0022]图6是说明本发明的实施方式I的半导体装置的制造工序的剖面图。
[0023]图7是说明本发明的实施方式I的半导体装置的制造工序的剖面图。
[0024]图8是说明本发明的实施方式I的半导体装置的制造工序的剖面图。
[0025]图9是说明本发明的实施方式I的半导体装置的制造工序的剖面图。
[0026]图10是示出本发明的实施方式2的半导体装置的结构的剖面图。
[0027]图11是说明本发明的实施方式2的半导体装置的制造工序的剖面图。
[0028]图12是说明本发明的实施方式2的半导体装置的制造工序的剖面图。
[0029]图13是说明本发明的实施方式2的半导体装置的制造工序的剖面图。
[0030]图14是说明本发明的实施方式2的半导体装置的制造工序的剖面图。
[0031]图15是说明本发明的实施方式2的半导体装置的制造工序的剖面图。
[0032]图16是说明本发明的实施方式2的半导体装置的制造工序的剖面图。
[0033]图17是说明本发明的实施方式2的半导体装置的制造工序的剖面图。
[0034]图18是说明本发明的实施方式2的半导体装置的制造工序的剖面图。
[0035]图19是说明本发明的实施方式2的半导体装置的制造工序的剖面图。
[0036]图20是说明本发明的实施方式2的半导体装置的制造工序的剖面图。
[0037]图21是说明本发明的实施方式2的半导体装置的制造工序的剖面图。
[0038]图22是示出本发明的实施方式3的半导体装置的结构的剖面图。
[0039]图23是示出本发明的实施方式4的半导体装置的结构的剖面图。
[0040]图24是示出载流子寿命的分布的图。
【具体实施方式】
[0041](实施方式I)
[0042](装置结构)
[0043]图1是示出本发明的实施方式I的SiC—RC— IGBT100的结构的剖面图。另外，图1是SiC — RC — IGBT100的一部分的剖面，在实际的半导体芯片中，在活性区域中反复排列有多个相同的结构，但为了便于说明，将图1的结构称为SiC—RC — IGBT100。
[0044]另外，在以下的记载中，关于杂质的导电类型，一般将η型定义为“第I导电类型”，将P型定义为“第2导电类型”，但也可以是相反的定义。
[0045]如图1所示，在第2导电类型(P型)的漂移区域4(碳化硅半导体区域)的一个主面侧的上层部，选择性地形成多个第I导电类型(η型)的基极区域5，在各个基极区域5的上层部，选择性地形成第I导电类型的基极接触区域7。另外，与基极接触区域7的侧面相接地形成第2导电类型的发射极区域6。
[0046]另外，发射极区域6包围基极接触区域7，发射极区域6以及基极接触区域7被形成为从基极区域5的漂移区域4的最表面起的深度是相同的程度、或者基极接触区域7稍微深
——止匕
~、O
[0047]在漂移区域4上选择性地形成栅极绝缘膜9，在栅极绝缘膜9上形成栅电极10。即，栅极绝缘膜9被设置成在相邻的基极区域5之间从发射极区域6的一部分上部起，从基极区域5上以及漂移区域4上到达相邻的基极区域5的发射极区域6的一部分上部，以覆盖栅极绝缘膜9上的方式设置栅电极10。
[0048]另外，以覆盖栅极绝缘膜9以及栅电极10的方式形成层间绝缘膜12，以覆盖层间绝缘膜12的方式形成发射极电极8。在层间绝缘膜12中，在除覆盖栅电极10的区域以外的区域中，设置有在厚度方向上贯通层间绝缘膜12而到达发射极区域6的一部分以及基极接触区域7的全部的表面的接触孔EC。然后，在接触孔EC内填充发射极电极8，对发射极区域6以及基极接触区域7电连接发射极电极8。
[0049]另外，在漂移区域4的另一个主面侧的上层部，形成第I导电类型的集电极区域2和以与集电极区域2的两侧面分别相接的方式设置的第2导电类型的阴极区域3。然后，以覆盖集电极区域2以及阴极区域3上的方式，形成集电极电极I。
[0050]另外，在从成为IGBT的主电流的通电区域的基极区域5之间经其下方的漂移区域4内，形成有在漂移区域4的厚度方向上延伸的载流子陷讲减少区域(reduced carrier-trapreg1nHl，其形成区域遍及漂移区域4的厚度的大致全域。
[0051]此处，载流子陷阱是指在半导体中扰乱原子、分子的排列的规则性的缺陷、杂质，如果它们存在，则载流子被捕捉而其运动被妨碍。载流子陷阱减少区域是减少了载流子陷阱的区域。另外，关于载流子陷阱被降低的机制，在后面说明。
[0052]接下来，使用图2，说明SiC—RC— IGBT100的俯视时的形状。另外，图2是图1所示的A—A线处的箭头方向的俯视图，未图示漂移区域4的栅电极10等。如图2所示，发射极区域6包围外形是大致四边形的基极接触区域7的周围，进而其外周被基极区域5包围。另外，以与基极接触区域7和其周围的发射极区域6的一部分接触的方式，设置接触孔EC，但看不到接触孔EC，所以用虚线表示。另外，在图2中，相当于B—B线处的剖面的图是图1，在按照矩阵状设置的多个基极区域5的排列中，沿着基极区域5之间的漂移区域4设置的载流子陷阱减少区域11在俯视时其形状呈网眼状。
[0053]另外，在图2中，示出在左右上下以2X2行列按格子状排列了基极区域5的例子，但这是一个例子，也可以按照交错图样状、或者梳形状排列，基极区域5的俯视时的形状也不限于四边形，也可以是六边形等多边形。
[0054]另外，在上述中，说明为载流子陷阱减少区域11的形成区域遍及漂移区域4的厚度的大致全域，但不限于此，只要是IGBT的主电流的通电区域，则考虑恢复特性和通电特性的折衷关系来适当地设定即可。
[0055](制造方法)
[0056]以下，使用依次示出制造工序的剖面图即图3?图9，说明SiC — RC— IGBT100的制造方法。
[0057]首先，准备漂移区域4。漂移区域4是在成为支撑基板的SiC基板上通过外延生长而形成的外延生长层，能够通过在形成之后去除SiC基板而得到。这样得到的通过外延生长层构成的基板被称为“自立式基板(自立基板)”，准备漂移区域4的工序意味着准备这样的自立式基板的工序。另外，以下，有时将由漂移区域4构成的自立式基板简称为“SiC基板”。
[0058]接下来，在图3所示的工序中，针对漂移区域4的一个主面侧的上层部，隔着按照预定的形状构图而成的注入掩模，进行第I导电类型(η型)杂质的离子注入，选择性地形成多个基极区域5。
[0059]接下来，针对各个基极区域5的上层部，隔着按照预定的形状构图而成的注入掩模，进行第2导电类型(P型)杂质的离子注入，选择性地形成发射极区域6。
[0060]进而，针对各个发射极区域6，隔着按照预定的形状构图而成的注入掩模，进行第I导电类型杂质的离子注入，选择性地形成基极接触区域7。
[0061]作为注入掩模，能够使用例如照相制版用的光致抗蚀剂或者硅氧化膜。
[0062]另外，基极区域5、发射极区域6以及基极接触区域7的形成顺序不限于上述。
[0063]另外，基极区域5的杂质浓度设定为IX 117Cnf3?I X 1019cm—3，深度设定为0.5?3μm，发射极区域6的杂质浓度设定为I X 118Cnf3?I X 10'm—3，深度设定为0.2?Ιμπι，基极接触区域7的杂质浓度设定为I X 1019cm—3?I X 1021cm—3，深度设定为0.2?Ιμπι。
[0064]另外，关于离子注入，既可以以单一的注入能量进行，也可以使注入能量阶段性地例如从高能量向低能量变化来进行。
[0065]另外，在上述离子注入时，将SiC基板的温度设定于10°C?1000°C的范围内而进行。由此，得到能够将在离子注入时产生的晶体缺陷(注入缺陷)在一定程度上复原这样的效果。
[0066]接下来，在图4所示的工序中，针对漂移区域4的另一个主面侧的上层部，隔着按照预定的形状构图而成的注入掩模，进行第I导电类型杂质的离子注入，形成集电极区域2。
[0067]接下来，针对漂移区域4的另一个主面上的上层部，隔着按照预定的形状构图而成的注入掩模，进行第2导电类型杂质的离子注入，选择性地形成与集电极区域2相邻的多个阴极区域3。另外，集电极区域2以及阴极区域3的形成顺序不限于上述。
[0068]另外，集电极区域2的杂质浓度设定为IX 118Cnf3?I X 1021cm—3，深度设定为0.2?3μπι，阴极区域3的杂质浓度设定为I X 118Cnf3?I X 1021cm—3，深度设定为0.2?3μπι。
[0069]另外，作为被离子注入的第I导电类型杂质使用氮、磷，作为第2导电类型杂质使用铝、硼，离子注入时的注入离子的注入面密度(剂量)设定为I X 113Cnf2?I X 116Cnf2的范围内，注入能量设定为1keV?1MeV的范围内。
[0070]另外，集电极区域2被设置成与基极区域5之间的漂移区域4对应，在按照格子状配置基极区域5的情况下，俯视时的形状也为与基极区域5之间的漂移区域4同样的网眼状，阴极区域3被设置成与基极区域5对应，俯视时的形状也为与基极区域5同样的四边形形状。
[0071]接下来，在图5所示的工序中，在设置有基极区域5等的漂移区域4的一个主面上，形成基极区域5之间的预定的区域为开口部OPl的注入掩模Ml。然后，隔着注入掩模Μ1，进行诱导填隙碳的离子的离子注入(填隙碳诱导离子注入:interstitial-carbon-1nducing1n implantat1n)，形成剩余的填隙碳原子存在的含剩余碳原子区域I la。
[0072]关于该填隙碳诱导离子注入，既可以以单一的注入能量进行，也可以使注入能量阶段性地例如从高能量向低能量变化来进行。
[0073]另外，关于填隙碳诱导离子注入，既可以从设置有集电极区域2等的漂移区域4的另一个主面侧进行，另外，也可以通过从漂移区域4的两个主面侧交替进行，而能够以更低的注入能量形成含剩余碳原子区域11a。
[0074]作为所注入的填隙碳诱导离子，可以举出例如碳、硅、氢、氦等，填隙碳诱导离子注入时的注入离子的注入面密度(剂量)设定为I X 113Cnf2?I X 116Cnf2的范围内，注入能量设定为1keV?1MeV的范围内。
[0075]另外，在填隙碳诱导离子注入时，将SiC基板的温度设定于10°C?1000°C的范围内而进行。
[0076]此处重要的是含剩余碳原子区域IIa仅形成于IGBT的主电流的通电区域(从基极区域5之间到其下方的漂移区域4)。
[0077]另外，使填隙碳诱导离子注入中的注入能量比在注入掺杂物离子时使用的注入能量大。由此，能够形成甚至到达比基极区域5、发射极区域6以及基极接触区域7深的区域的含剩余碳原子区域11a。
[0078]另外，关于填隙碳诱导离子注入中的注入面密度，以超过在漂移区域4、特别是IGBT的主电流的通电区域中存在的载流子陷阱的密度的方式，期望设为例如I X 114Cnf2以上。由此，能够可靠地降低通电区域中的载流子陷阱。
[0079]另外，在以上的说明中，说明了在注入用于形成基极区域5等的掺杂物离子之后注入填隙碳诱导离子的例子，但其顺序也可以调换。
[0080]接下来，在去除注入掩模Ml之后，在图6所示的工序中，对SiC基板进行加热，从而掺杂物原子被激活，并且填隙碳原子向漂移区域4的内部热扩散，与在IGBT的主电流的通电区域(从基极区域5之间到其下方的漂移区域4)中存在的点缺陷结合，仅在IGBT的主电流的通电区域中形成载流子陷阱减少区域11。此处，主电流的通电区域是指包括在剖面视时相邻的基极区域之间的中间位置并且从漂移区域4的一个主面上至漂移区域4和集电极区域2的界面的区域。
[0081]该工序中的SiC基板的加热温度设定为1000°C?2000°C的范围内，更期望设定为1400 °C?1800 °C的范围内。由此，能够可靠地降低载流子陷阱。
[0082]经过上述工序得到的载流子陷阱减少区域11的载流子陷阱的密度处于IX 19Cnf3?I X 113Cnf3的范围内。另外，在载流子陷讲减少区域11以外的漂移区域4中，载流子陷阱的密度处于I X 111Cnf3?I X 115Cnf3的范围内，所以可知在载流子陷阱减少区域11中载流子陷讲降低。另外，载流子陷讲的密度能够通过例如DLTS(deep level transientspectroscopy，深能级瞬态谱)等方法来测量。
[0083]另外，在载流子陷阱减少区域中，载流子寿命处于I微秒?I毫秒的范围内。另外，在载流子陷阱减少区域11以外的漂移区域4中，载流子寿命处于I纳秒?I微秒的范围内，所以可知在载流子陷阱减少区域Ii中载流子寿命变长。另外，载流子寿命能够通过例如μ—PO)(microwave photo conductivity decay，微波光电导衰减)等方法来测量。
[0084]此处，进一步说明填隙碳诱导离子注入。通常，在晶体中被离子注入的原子不进入到形成晶体的晶格的晶格点，存在于晶格与晶格之间(晶格之间)。“填隙碳”是指存在于晶格之间的碳原子，如果将碳原子进行离子注入，则碳原子自然而然地存在于晶格之间。
[0085]另一方面，即使在针对SiC晶体离子注入了不成为掺杂物的离子(硅、氢、氦等)的情况下，存在于SiC晶体的晶格点的碳原子(比硅轻)被赶出，从而本来处于晶格点的碳原子移动到晶格之间。
[0086]另外，碳空穴(被赶出了的碳原子本来存在的晶格点)在用于激活的热处理时，被所注入的离子置换，所以不生成新的载流子寿命控制体。
[0087]如以上说明，Si基板的纯度非常高且无缺陷，所以得到I毫秒以上的高载流子寿命，所以已知在使用Si基板的RC — IGBT中，通过对无缺陷的状态的基板注入氢等不成为掺杂物的离子，产生注入缺陷而设成生成了载流子陷阱的状态。另一方面，在存在许多载流子寿命控制体的SiC半导体中，注入不成为掺杂物的离子，从而诱导填隙碳，制作部分性地减少了载流子陷阱的区域，换言之形成载流子寿命部分性地提高了的区域，这就是本发明。
[0088]S卩，本发明与使用Si基板的RC — IGBT相比是完全相反的技术思想，改善SiC — RC —IGBT的恢复特性和通电特性的折衷关系。
[0089]此处，再次返回到制造工序的说明。在上述说明中，说明了为了形成载流子陷阱减少区域11而注入填隙碳诱导离子并对SiC基板进行加热的制造方法，但也可以采用通过对SiC基板进行热氧化，使在热氧化的过程中产生的剩余的填隙碳原子扩散到漂移区域4的内部来形成载流子陷阱减少区域11的方法。
[0090]在该情况下，在通过CVD(chemical vapor deposit1n，化学气相淀积)法等热氧化以外的方法，形成漂移区域4的一个主面的预定的区域(即基极区域5之间的区域)为开口部的氧化膜的掩模之后，对SiC基板进行热氧化，在该掩模的开口部形成热氧化膜。由此，能够在基极区域5之间的漂移区域4上选择性地形成热氧化膜，能够在IGBT的主电流的通电区域中形成载流子陷阱减少区域11。
[0091]接下来，通过在氧环境中对SiC基板进行热氧化，在设置有基极区域5等的漂移区域4的一个主面上全面地形成栅极绝缘膜9。栅极绝缘膜9的厚度设定为例如10?10nm的范围。另外，作为栅极绝缘膜9，也可以代替热氧化膜而使用通过CVD法等形成的氧化膜。
[0092]之后，在栅极绝缘膜9上，通过CVD法等形成栅电极10。作为栅电极10的材料，使用例如多晶硅，栅电极1的厚度设定为例如I OOnm?Ιμπι的范围。
[0093]之后，在栅电极10上，形成按照预定的形状构图而成的蚀刻掩模，使用该蚀刻掩模对栅电极10以及栅极绝缘膜9进行蚀刻，从而如图7所示，形成以从发射极区域6的一部分上部覆盖基极区域5上以及漂移区域4上的方式设置的栅极绝缘膜9以及基极区域5。
[0094]接下来，在图8所示的工序中，在设置有基极区域5等的漂移区域4的一个主面上全面地，通过CVD法等形成层间绝缘膜12，在其上，形成预定的区域为开口部0Ρ2的蚀刻掩模M2 ο蚀刻掩模M2的开口部0Ρ2是以使与基极接触区域7和其周围的发射极区域6的一部分对应的区域上方在底面露出的方式设置的通孔状。
[0095 ]然后，使用蚀刻掩模M2进行层间绝缘膜12的蚀刻，去除与蚀刻掩模M2的开口部0Ρ2对应的层间绝缘膜12，形成在厚度方向上贯通层间绝缘膜12而到达发射极区域6的一部分以及基极接触区域7的全域的表面的接触孔EC。
[0096]接下来，在去除蚀刻掩模M2之后，在图9所示的工序中，形成覆盖层间绝缘膜12上并且填充接触孔EC内的发射极电极8。发射极电极8由例如铝、钛、镍、金、银、铜等或者将它们组合而成的合金构成，使用电子束蒸镀法、溅射法来形成。另外，发射极电极8构成为与发射极区域6以及基极接触区域7进行欧姆接触。
[0097]最后，在集电极区域2以及阴极区域3上全面地形成集电极电极I，从而得到如图1所示发射极电极8和集电极电极I对置的SiC —RC—IGBT100。另外，集电极电极I由例如铝、钛、镍、金、银、铜等或者将它们组合而成的合金构成，使用电子束蒸镀法、溅射法来形成，构成为与集电极区域2以及阴极区域3进行欧姆接触。
[0098]另外，在以上的说明中，示出了通过离子注入形成基极区域5、发射极区域6、基极接触区域7、集电极区域2以及阴极区域3的例子，但也可以使用外延生长以及蚀刻技术来形成它们的一部分或者全部。
[0099]如以上说明，在实施方式I的SiC—RC — IGBT100中，通过仅在IGBT的主电流的通电区域(从基极区域5之间到其下方的漂移区域4)中形成载流子陷阱减少区域11，在FWD的恢复时，少数载流子的复合不会被降低。因此，不会损害FWD的恢复特性，而能够提高IGBT的通电能力。
[0100]S卩，在IGBT的动作(正向通电)状态下，载流子陷阱减少区域11成为载流子的通电区域，所以实现低电阻，在切换为FWD的恢复状态时，载流子扩散到漂移区域而促进复合，所以不会损害恢复特性。
[0101](实施方式2)
[0102](装置结构)
[0103]图10是示出本发明的实施方式2的SiC— RC — IGBT200的结构的剖面图。另外，图1是SiC — RC — IGBT200的一部分的剖面，在实际的半导体芯片中，在活性区域中反复排列有多个相同的结构，但为了便于说明，将图10的结构称为SiC—RC—IGBT200。
[0104]如图10所示，在第2导电类型(P型)的漂移区域4的一个主面侧的上层部，选择性地形成多个第I导电类型(η型)的基极区域5，在各个基极区域5的上层部，选择性地形成第I导电类型的基极接触区域7。另外，与基极接触区域7的侧面相接地，形成第2导电类型的发射极区域6。
[0105]另外，发射极区域6包围基极接触区域7，发射极区域6以及基极接触区域7被形成为从基极区域5的漂移区域4的最表面起的深度是相同的程度、或者基极接触区域7稍微深
——止匕
~、O
[0106]另外，发射极区域6被设置成延伸至基极区域5的水平方向(与SiC基板的主面平行的方向)的端缘部。另外，在相邻的基极区域5之间的漂移区域4中，设置具有该漂移区域4的水平方向的全宽的宽度的沟槽TR，沟槽TR的内表面被栅极绝缘膜9Α覆盖。另外，沟槽TR被形成为与发射极区域6以及基极区域5的侧面相接地到达漂移区域4内，发射极区域6以及基极区域5的侧面与栅极绝缘膜9Α的表面相接。
[0107]另外，基极区域5的俯视时的形状通过沟槽TR来规定，如图2所示为四边形形状，按照矩阵状排列。另外，关于沟槽TR，如图2所示的载流子陷阱减少区域11那样，俯视时的形状呈网眼状。
[0108]然后，以埋入内表面被栅极绝缘膜9Α覆盖的沟槽TR内的方式，形成栅电极10Α。栅电极1A被形成为其一部分从沟槽TR内突出，以覆盖栅电极1A、栅极绝缘膜9Α以及发射极区域6的方式形成层间绝缘膜12，以覆盖层间绝缘膜12的方式形成发射极电极8。在层间绝缘膜12中，设置有在厚度方向上贯通层间绝缘膜12而到达发射极区域6的一部分以及基极接触区域7的全部的表面的接触孔EC。另外，在接触孔EC内填充发射极电极8，对发射极区域6以及基极接触区域7电连接发射极电极8。
[0109]另外，栅电极1A的一部分从沟槽TR内突出的结构不是必需的。即，栅电极1A的上表面既可以是与发射极区域6的上表面相同的高度，也可以比发射极区域6的上表面低。
[0110]使用图1来说明的实施方式I的SiC— RC — IGBT100是在SiC基板的主面表面附近水平地形成沟道的平面型，相对于此，本实施方式2的SiC — RC — IGBT200是沿着与SiC基板的主面垂直地形成的沟槽形成沟道的沟槽型。
[0111]另外，在漂移区域4的另一个主面侧的上层部，形成第I导电类型的集电极区域2和以与集电极区域2的两侧面分别相接的方式设置的第2导电类型的阴极区域3。另外，以覆盖集电极区域2以及阴极区域3上的方式形成集电极电极I。
[0112]另外，在成为IGBT的通电区域的栅电极1A的下方的漂移区域4内，形成从栅电极1A的底面附近到集电极区域2的附近地在漂移区域4的厚度方向上延伸的载流子陷阱减少区域11。
[0113]另外，载流子陷阱减少区域11的形成区域不限于上述，只要是IGBT的通电区域，则考虑恢复特性和通电特性的折衷关系来适当地设定即可。
[0114](制造方法)
[0115]以下，使用依次示出制造工序的剖面图即图11?图21，说明SiC—RC —IGBT200的制造方法。
[0116]首先，准备漂移区域4，接下来，在图11所示的工序中，针对漂移区域4的一个主面侧的上层部，进行第I导电类型杂质的离子注入，形成遍布主面整个面的基极区域5。
[0117]接下来，针对基极区域5的上层部，进行第2导电类型杂质的离子注入，形成遍布主面整个面的发射极区域6。
[0118]进而，针对发射极区域6，隔着按照预定的形状构图而成的注入掩模，进行第I导电类型杂质的离子注入，选择性地形成基极接触区域7。
[0119]作为注入掩模，能够使用例如照相制版用的光致抗蚀剂或者硅氧化膜。
[0120]另外，基极区域5、发射极区域6以及基极接触区域7的形成顺序不限于上述。
[0121]另外，基极区域5、发射极区域6以及基极接触区域7的杂质浓度以及深度与在实施方式I中说明的基极区域5、发射极区域6以及基极接触区域7相同，所以说明省略。
[0122]接下来，在图12所示的工序中，针对漂移区域4的另一个主面侧的上层部，隔着按照预定的形状构图而成的注入掩模，进行第I导电类型杂质的离子注入，形成集电极区域2。
[0123]接下来，针对漂移区域4的另一个主面侧的上层部，隔着按照预定的形状构图而成的注入掩模，进行第2导电类型杂质的离子注入，选择性地形成与集电极区域2相邻的多个阴极区域3。另外，集电极区域2以及阴极区域3的形成顺序不限于上述。
[0124]另外，集电极区域2以及阴极区域3的杂质浓度以及深度与在实施方式I中说明的集电极区域2以及阴极区域3相同，所以说明省略。
[0125]另外，所注入的离子种类以及离子注入时的注入离子的注入面密度(剂量)也与实施方式I相同，所以说明省略。
[0126]接下来，在图13所示的工序中，在设置有基极区域5等的漂移区域4的一个主面上，形成预定的区域为开口部0P3的蚀刻掩模M3 ο蚀刻掩模M3的开口部0P3被设置成使与之后成为沟槽TR的区域对应的发射极区域6在底面露出，其俯视时的形状与沟槽TR的俯视时的形状对应。
[0127]然后，使用蚀刻掩模M3，对发射极区域6、基极区域5以及漂移区域4进行蚀刻，形成贯通发射极区域6以及基极区域5而到达漂移区域4内的沟槽TR。
[0128]接下来，在去除蚀刻掩模M3之后，在图14所示的工序中，在设置有基极区域5等的漂移区域4的一个主面上，形成沟槽TR内的预定的区域为开口部0P4的注入掩模M4。另外，隔着注入掩模M4，进行填隙碳诱导离子注入，形成剩余的填隙碳原子存在的含剩余碳原子区域 Ila0
[0129]关于该填隙碳诱导离子注入，既可以以单一的注入能量进行，也可以使注入能量阶段性地例如从高能量向低能量变化来进行。
[0130]另外，关于填隙碳诱导离子注入，既可以从设置有集电极区域2等的漂移区域4的另一个主面侧进行，并且，也可以通过从漂移区域4的两个主面侧交替进行，而能够以更低的注入能量形成含剩余碳原子区域11a。
[0131]注入的填隙碳诱导离子、注入离子的注入面密度(剂量)以及注入能量与在实施方式I中说明的含剩余碳原子区域Ila相同，所以说明省略。
[0132]接下来，在去除注入掩模M4之后，在图15所示的工序中，通过对SiC基板进行加热，掺杂物原子被激活，并且填隙碳原子扩散到漂移区域4的内部，与存在于IGBT的主电流的通电区域(栅电极1A的下方的漂移区域4内)的点缺陷结合，仅在IGBT的主电流的通电区域中形成载流子陷阱减少区域11。此处，主电流的通电区域是指在剖面视时包括相邻的基极区域之间的中间位置、并且从沟槽TR的下部至漂移区域4以及集电极区域2的界面的区域。
[0133]该工序中的SiC基板的加热温度设定为1000°C?2000°C的范围内，更期望设定为1400°C?1800°C的范围内。
[0134]接下来，通过在氧环境中对SiC基板进行热氧化，在图16所示的工序中，在设置有基极区域5等的漂移区域4的一个主面上全面地形成栅极绝缘膜9A。栅极绝缘膜9A的厚度设定为例如10?10nm的范围。由此，沟槽TR的内表面也被栅极绝缘膜9A覆盖。另外，作为栅极绝缘膜9A，也可以代替热氧化膜而使用通过CVD法等形成的氧化膜。
[0135]之后，在栅极绝缘膜9A上，通过CVD法等形成栅电极10A。作为栅电极1A的材料，使用例如多晶硅。另外，栅电极1A的厚度被设定为能够埋入沟槽TR内的厚度，隔着栅极绝缘膜9A在发射极区域6以及基极接触区域7的上方还形成栅电极10A。
[0136]之后，在图17所示的工序中，通过蚀刻等去除形成于发射极区域6以及基极接触区域7的上方的栅电极1A，使栅电极1A仅残留于沟槽TR内。
[0137]接下来，在图18所示的工序中，形成以仅覆盖残留在沟槽TR内的栅电极1A的上部的方式构图而成的蚀刻掩模M5，使用蚀刻掩模M5，通过蚀刻来去除形成于沟槽TR的内表面的栅极绝缘膜9A以外的栅极绝缘膜9A。
[0138]通过该工序，如图19所示，从沟槽TR，栅电极1A的一部分从沟槽TR内突出。
[0139]另外，使上述栅电极1A的一部分从沟槽TR内突出的工序不是必需的工序。即，栅电极1A的上表面既可以是与发射极区域6的上表面相同的高度，也可以比发射极区域6的上表面低。另外，也可以在图17所示的工序中以使栅电极1A仅残留于沟槽TR内的方式进行加工之后，直接形成层间绝缘膜12。
[0140]接下来，在图20所示的工序中，在设置有基极区域5等的漂移区域4的一个主面上全面地通过CVD法等形成层间绝缘膜12，在其上形成预定的区域为开口部0P6的蚀刻掩模M6 ο蚀刻掩模M6的开口部0P6是以使与基极接触区域7和其周围的发射极区域6的一部分对应的区域上方在底面露出的方式设置的通孔状。
[0141]然后，使用蚀刻掩模M6来进行层间绝缘膜12的蚀刻，去除与蚀刻掩模M6的开口部0P6对应的层间绝缘膜12，形成在厚度方向上贯通层间绝缘膜12而到达发射极区域6的一部分以及基极接触区域7的全域的表面的接触孔EC。
[0142]接下来，在去除蚀刻掩模M6之后，在图21所示的工序中，形成覆盖层间绝缘膜12上并且填充接触孔EC内的发射极电极8。发射极电极8由例如铝、钛、镍、金、银、铜或者将它们组合而成的合金等构成，使用电子束蒸镀法、溅射法来形成。另外，发射极电极8构成为与发射极区域6以及基极接触区域7进行欧姆接触。
[0143]最后，在集电极区域2以及阴极区域3上全面地形成集电极电极1，从而得到如图10所示发射极电极8和集电极电极I对置的SiC — RC — IGBT200。另外，集电极电极I由例如铝、钛、镍、金、银、铜或者将它们组合而成的合金等构成，使用电子束蒸镀法、溅射法来形成，构成为与集电极区域2以及阴极区域3进行欧姆接触。
[0144]另外，在以上的说明中，示出通过离子注入形成基极区域5、发射极区域6、基极接触区域7、集电极区域2以及阴极区域3的例子，但也可以使用外延生长以及蚀刻技术来形成它们的一部分或者全部。
[0145]如以上说明，在实施方式2的SiC—RC — IGBT200中，通过仅在IGBT的主电流的通电区域中(栅电极1A的下方的漂移区域4内)形成载流子陷阱减少区域11，在FWD的恢复时，少数载流子的复合不会被降低。因此，不会损害FWD的恢复特性，而能够提高IGBT的通电能力。
[0146]S卩，在IGBT的动作(正向通电)状态下，载流子陷阱减少区域11成为载流子的通电区域，所以实现低电阻，在切换为FWD的恢复状态时，载流子扩散到漂移区域而促进复合，所以不会损害恢复特性。
[0147](实施方式3)
[0148](装置结构)
[0149]图22是示出本发明的实施方式3的SiC—RC— IGBT300的结构的剖面图。另外，图22是SiC — RC — IGBT300的一部分的剖面，在实际的半导体芯片中，在活性区域中反复排列有多个相同的结构，但为了便于说明，将图22的结构称为SiC—RC — IGBT300。
[0150]在图22所示的SiC — RC — IGBT300中，被设置成在第2导电类型(P型)的漂移区域4的一个主面侧的上层部，浓度较高地包含第2导电类型的杂质的杂质区域13遍布主面整个面。
[0151]然后，在杂质区域13的上层部，选择性地形成多个第I导电类型(η型)的基极区域5，在各个基极区域5的上层部，选择性地形成第I导电类型的基极接触区域7。然后，与基极接触区域7的侧面相接地，形成第2导电类型的发射极区域6。
[0152]另外，基极区域5、发射极区域6以及基极接触区域7与实施方式I的SiC— RC —IGBT100相同，并且，栅极绝缘膜9、栅电极10、层间绝缘膜12以及发射极电极8也与实施方式I 的 SiC—RC—IGBT100 相同。
[0153]另外，在漂移区域4的另一个主面侧的上层部，形成第I导电类型的集电极区域2和以与集电极区域2的两侧面分别相接的方式设置的第2导电类型的阴极区域3。然后，以覆盖集电极区域2以及阴极区域3上的方式形成集电极电极I。另外，集电极区域2、阴极区域3以及集电极电极I与实施方式I的SiC-RC-1GBTlOO相同。
[0154]在SiC—RC — IGBT300中，主电流的通电区域是基极区域5之间的杂质区域13下方的漂移区域4内，仅在该通电区域中形成载流子陷阱减少区域11，在基极区域5的杂质区域13中未形成载流子陷阱减少区域11。
[0155]另外，载流子陷阱减少区域11的形成区域不限于上述，只要是IGBT的主电流的通电区域，则考虑恢复特性和通电特性的折衷关系来适当地设定即可。
[0156](制造方法)
[0157]以下，说明SiC —RC — IGBT300的制造方法。如上所述，图22所示的SiC —RC —IGBT300相对于图1所示的SiC—RC — IGBT100，在还具有杂质区域13这点上不同。
[0158]因此，制造方法还在追加杂质区域13的形成工序这点上与实施方式I不同。即，在实施方式I中，如使用图3说明的那样，在形成基极区域5、发射极区域6以及基极接触区域7之后，追加针对漂移区域4的一个主面进行第2导电类型的杂质的离子注入而形成遍布整个主面的杂质区域13的工序。
[0159]该离子注入时的注入面密度(剂量)设定为IX 111Cnf2?I X 1014cm—2，注入能量设定为1keV?lOMeV，杂质浓度设定为1父1015011—3?1\1018011—3，深度设定为0.5?54111。
[0160]另外，在上述离子注入时，将SiC基板的温度设定于10°C?1000°C的范围内而进行。
[0161]另外，在上述中，说明为在形成基极区域5等之后形成杂质区域13，但也可以在形成杂质区域13之后形成基极区域5等。
[0162]另外，在上述中，示出通过离子注入形成杂质区域13的例子，但也可以使用外延生长以及蚀刻技术来形成杂质区域13。
[0163]之后，如使用图4说明，在漂移区域4的另一个主面侧的上层部形成集电极区域2以及阴极区域3之后，如使用图5说明的那样，在设置有基极区域5等的漂移区域4的一个主面上，形成基极区域5之间的预定的区域为开口部的注入掩模，隔着该注入掩模，进行填隙碳诱导离子注入来形成含剩余碳原子区域。在该情况下，在实施方式3中，含剩余碳原子区域形成于杂质区域13的下方，并且被形成为在后面的热处理中填隙碳原子扩散到漂移区域4的内部的情况下也不会达到杂质区域13的深度。
[0164]另外，填隙碳诱导离子种类、注入离子的注入面密度(剂量)以及注入能量与实施方式I相同。
[0165]之后，通过对SiC基板进行加热，掺杂物原子被激活，并且填隙碳原子扩散到漂移区域4的内部，与存在于IGBT的主电流的通电区域中(基极区域5之间的杂质区域13下方的漂移区域4内)的点缺陷结合，而仅在IGBT的主电流的通电区域中形成载流子陷阱减少区域
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[0166]该工序中的SiC基板的加热温度设定为1000°C?2000°C的范围内，更期望设定为1400°C?1800°C的范围内。
[0167]之后，如使用图7?图9说明的那样，在漂移区域4的一个主面上，形成栅极绝缘膜
9、栅电极10、层间绝缘膜12以及发射极电极8，并且，在漂移区域4的另一个主面上形成集电极电极I，从而得到发射极电极8和集电极电极I对置的SiC—RC — IGBT300。
[0168]如以上说明，在实施方式3的SiC—RC — IGBT300中，通过仅在IGBT的主电流的通电区域中(基极区域5之间的杂质区域13下方的漂移区域4内)形成载流子陷阱减少区域11，在FWD的恢复时，少数载流子的复合不会被降低。因此，不会损害FWD的恢复特性，而能够提高IGBT的通电能力。
[0169]S卩，在IGBT的动作(正向通电)状态下，载流子陷阱减少区域11成为载流子的通电区域，所以实现低电阻，在切换为FWD的恢复状态时，载流子扩散到漂移区域而促进复合，所以不会损害恢复特性。
[0170]另外，通过设置杂质区域13，在IGBT的通电时，促进载流子的蓄积，相比于实施方式I的SiC—RC — IGBT100，能够期待通电能力进一步提高。
[0171](实施方式4)
[0172](装置结构)
[0173]图23是示出本发明的实施方式4的SiC—RC— IGBT400的结构的剖面图。另外，图23是SiC — RC — IGBT400的一部分的剖面，在实际的半导体芯片中，在活性区域中反复排列有多个相同的结构，但为了便于说明，将图23的结构称为SiC—RC — IGBT400。
[0174]在图23所示的SiC—RC— IGBT400中，在阴极区域3与其上方的基极区域5之间的漂移区域4中，形成载流子寿命显著短的载流子陷阱区域14。另外，载流子陷阱区域14被形成为当中夹着形成于集电极区域2的上方的载流子陷阱减少区域11。
[0175]载流子陷阱区域14包含比阴极区域3与其上方的基极区域5之间的漂移区域4中的、未设置载流子陷阱区域14的漂移区域4多的载流子陷阱，从而载流子寿命显著变短。
[0176]图24是示出图23的X— Y线处的剖面中的载流子寿命的分布的图。在图24中，横轴表示X—Y线上的位置，纵轴表示载流子寿命。另外，纵轴的分度是对数。
[0177]在图24中，形成有载流子陷阱减少区域11的区域作为IGBT区域发挥功能，所以记载为IGBT，其以外的区域作为FWD区域发挥功能，所以记载为FWD。另外，在图24中，把将载流子陷阱区域14中的载流子寿命和漂移区域4中的载流子寿命在各区域中设为恒定的情况下的分布表不为Cl，将在各区域中具有梯度的情况下的分布表不为C2。
[0178]在图24中，在将载流子陷阱减少区域11中的载流子寿命定义为TA、将阴极区域3的上方的漂移区域4中的载流子寿命定义为τΒ、将载流子陷阱区域14中的载流子寿命定义为τC的情况下，三者的关系期望设为τΑ>τΒ>τ(:。通过设为τΑ>τΒ，不会损害FWD的恢复特性，而能够提高IGBT的通电能力。进而，将TC设为最小，所以能够将双极性劣化(在后面详述)所致的元件电阻增大抑制为最小限。
[0179]具体而言，为了在载流子陷阱区域14中避免流过双极性电流，期望设为TC〈100ns，为了在IGBT的通电区域中充分促进电导率调制，期望设为τΑ>1μ8，为了不损害FWD的恢复特性，τΒ期望设为两者的中间的值(几百ns)。
[0180]以下，说明双极性劣化。一般来说，如果在pn二极管中注入少数载流子(流过双极性电流)，则在少数载流子与多数载流子复合时，产生复合能量。如SiC晶体那样，在内含大量的晶体缺陷的半导体中发生少数载流子的复合的情况下，通过其复合能量，SiC晶体中的基底面缺陷等成为起点，向作为面缺陷的层叠缺陷扩展。该层叠缺陷(扩展层叠缺陷:extended stacking faults)作为电阻发挥作用，阻碍电流的流动，所以其结果，导致元件电阻的增大。将该问题称为双极性劣化。
[0181]在本实施方式4中，设为τΒ>τ(:，所以在FWD的回流动作时，双极性电流优先地流过阴极区域的上方的漂移区域4。此处，在假设在S i C — RC — IGBT400的一部分的FWD中在阴极区域的上方的漂移区域4中包含基底面缺陷的情况下，以该基底面缺陷为起点而发生FWD的双极性劣化，伴随层叠缺陷的扩展，FWD的电阻增大。
[0182]如果该扩展层叠缺陷到达相邻的载流子陷阱区域14，则载流子陷阱区域14的载流子寿命显著短，所以该FWD相比于其他FWD(在阴极区域的上方的漂移区域4中不包含基底面缺陷的FWD)，电阻变得极高。因此，在该FWD中不流过双极性电流，层叠缺陷的扩展停止。因此，即使在FWD中产生扩展层叠缺陷，IGBT的主电流的通电区域的电阻也不会增大。
[0183]相反地，在不形成载流子陷阱区域14的情况下，在FWD中产生的层叠缺陷的扩展不停止，所以双极性劣化不断地推进，直至该扩展完成(到达漂移区域4的一个主面或基极区域5的下部)。
[0184]另外，在以上的说明中，如在图24中作为分布Cl所示，以各区域中的载流子寿命的分布在基板水平方向上恒定的情况为例子进行了说明，但载流子寿命的分布不限于上述，例如如在图24中作为分布C2所示，通过在基板水平方向上附加梯度等，考虑恢复特性和通电特性的折衷关系以及层叠缺陷的扩展而适当地设定即可。
[0185](制造方法)
[0186]以下，说明S i C — RC — IGBT40O的制造方法。如上所述，图23所示的S i C — RC —IGBT400相对于图1所示的SiC—RC — IGBT100，在还具有载流子陷阱区域14这点上不同。
[0187]载流子陷阱区域14是通过从漂移区域4的一个主面侧、或者另一个主面侧、或者两主面侧实施电子射线照射而形成的。
[0188]关于形成的定时，只要是使用图6来说明的载流子陷阱减少区域11的形成工序之后，则可以在任意的定时形成，但期望在形成载流子陷阱减少区域11之后并且在形成图7所示的栅极绝缘膜9之前形成。
[0189]作为形成条件，用照射掩模覆盖载流子陷阱区域14的形成区域的上方以外，电子射线的照射量设为I X 114Cnf2?I X 117Cnf2，照射能量设为1keV?IMeV。
[0190]另外，关于载流子陷阱区域14的基板厚度方向的深度，能够通过适当地选择电子射线的照射能量来调整，关于载流子陷阱区域14的载流子寿命，能够通过适当地选择电子射线的照射量来调整。
[0191]如以上说明，在实施方式4的SiC—RC-1GBT400中，在阴极区域3与其上方的基极区域5之间的漂移区域4中，形成载流子寿命显著短的载流子陷阱区域14，载流子陷阱区域14被形成为当中夹着形成于集电极区域2的上方的载流子陷阱减少区域11，所以能够在将双极性劣化所致的元件电阻增大抑制为最小限的同时，提高恢复特性和通电特性的折衷关系O
[0192](变形例)
[0193]在以上说明的实施方式I?4中，说明了使用由漂移区域4构成的SiC基板来制造RC — IGBT的方法，但也可以使用在支撑基板上形成有漂移区域4的基板来制造RC — IGBT。
[0194]作为支撑基板，期望包含η型或者P型的杂质的SiC基板(它是体基板)，支撑基板的杂质浓度期望处于I X 111Cnf3?I X 1021cm—2的范围内。
[0195]另外，关于支撑基板，也可以在RC— IGBT的制造工序中，在适当的定时去除或者进行薄板化。
[0196]另外，在实施方式I?4中，举出了作为半导体装置将本发明应用于SiC—RC— IGBT的例子，但另外，也将本发明应用于各种反向导通型双极性器件(晶闸管、GT0(Gate Turn-Off Thyristor，门极可关断晶闸管)等)，从而能够改善电气特性。
[0197]另外，SiC的晶型、导电类型、各杂质区域的具体的厚度以及杂质浓度等的优选的数值范围是本领域技术人员公知的范围，在本发明的实施方式I?3中叙述的这些数值可适当地变更。
[0198]虽然详细说明了本发明，但上述说明在所有方面都是示例，本发明不限于此。应理解，在不脱离本发明的范围内，能够想到未例示的无数变形例。
[0199]另外，本发明能够在其发明范围内，自由地组合各实施方式、或者将各实施方式适当地变形、省略。
【主权项】
1.一种半导体装置，具有在第2导电类型的碳化硅半导体区域(4)中形成的绝缘栅双极型晶体管和与所述绝缘栅双极型晶体管反并联地连接的二极管， 所述绝缘栅双极型晶体管具备: 发射极电极(8)，配设于所述碳化硅半导体区域的一个主面上； 第I导电类型的基极区域(5)，在所述碳化硅半导体区域的所述一个主面侧的上层部选择性地配设有多个； 第2导电类型的发射极区域(6)，选择性地配设于所述基极区域各自的上层部，与所述发射极电极电连接； 第I导电类型的集电极区域(2)，配设于所述碳化硅半导体区域的另一个主面侧的上层部； 集电极电极(I)，配设于所述碳化硅半导体区域的所述另一个主面上，与所述集电极区域电连接； 栅极绝缘膜(9)，被配设成与所述碳化硅半导体区域、所述发射极区域以及所述基极区域连续地相接；以及 栅电极(10)，被配置成隔着所述栅极绝缘膜而与所述碳化硅半导体区域、所述发射极区域以及所述基极区域对置， 所述二极管具备: 第I导电类型的基极接触区域(7)，与所述发射极区域邻接地设置，与所述发射极电极电连接；以及 第2导电类型的阴极区域(3)，配设于所述碳化硅半导体区域的所述另一个主面侧的上层部，与所述集电极区域邻接地设置，与所述集电极电极电连接， 所述绝缘栅双极型晶体管还具备: 载流子陷阱减少区域(U)，配设于所述集电极区域的上方的所述碳化硅半导体区域内的主电流的通电区域，载流子陷阱少于所述阴极区域的上方的所述碳化硅半导体区域内的载流子陷阱。2.根据权利要求1所述的半导体装置，其特征在于， 所述载流子陷阱减少区域是将碳、硅、氢以及氦中的至少一个进行离子注入而形成的。3.根据权利要求1或者2所述的半导体装置，其特征在于， 所述载流子陷阱减少区域设置于从相邻的所述基极区域之间到所述集电极区域的上方的所述碳化硅半导体区域内。4.根据权利要求1或者2所述的半导体装置，其特征在于， 所述栅极绝缘膜(9A)被设置成覆盖以从相邻的所述基极区域之间的所述碳化硅半导体区域的所述一个主面到达所述碳化硅半导体区域内的方式设置的沟槽(TR)的内表面， 所述栅电极(1A)被设置成埋入内表面被所述栅极绝缘膜覆盖的所述沟槽内， 所述载流子陷阱减少区域设置于从所述沟槽的下方到所述集电极区域的上方的所述碳化硅半导体区域内。5.根据权利要求1或者2所述的半导体装置，其特征在于， 还具备杂质区域(13)，该杂质区域(13)被设置成在所述碳化硅半导体区域的所述一个主面侧的上层部遍布所述一个主面的整个面，并且浓度较高地包含第2导电类型的杂质， 所述杂质区域具有包含所述基极区域以及所述发射极区域的深度， 所述载流子陷阱减少区域设置于从相邻的所述基极区域之间的所述杂质区域的下方到所述集电极区域的上方的所述碳化硅半导体区域内。6.根据权利要求1或者2所述的半导体装置，其特征在于， 所述半导体装置还具备载流子陷阱区域(14)，该载流子陷阱区域(14)设置于所述阴极区域与其上方的所述基极区域之间的所述碳化硅半导体区域， 所述载流子陷阱区域包含比未设置所述载流子陷阱区域的所述碳化硅半导体区域多的载流子陷阱。7.根据权利要求1或者2所述的半导体装置，其特征在于， 所述载流子陷阱减少区域的所述载流子陷阱的密度处于I X 19Cnf3?I X 113Cnf3的范围内， 所述载流子陷阱减少区域以外的所述碳化硅半导体区域的所述载流子陷阱的密度处于I X 111Cnf3?I X 115Cnf3的范围内 O8.根据权利要求1或者2所述的半导体装置，其特征在于， 在所述载流子陷阱减少区域中，载流子寿命处于I微秒?I毫秒的范围内， 在所述载流子陷阱减少区域以外的所述碳化硅半导体区域中，载流子寿命处于I纳秒?I微秒的范围内。9.根据权利要求2所述的半导体装置，其特征在于， 在所述载流子陷阱减少区域中，碳、硅、氢以及氦中的任意的原子的注入面密度处于IX 113Cnf2?I X 116Cnf2的范围内 O10.一种半导体装置的制造方法，是权利要求1所述的半导体装置的制造方法，具备: (a)在所述碳化硅半导体区域的所述绝缘栅双极型晶体管的主电流的通电区域中，进行对填隙碳进行诱导的离子的离子注入，形成剩余的填隙碳原子存在的含剩余碳原子区域(Ila)的工序；以及 (b)在所述工序(a)之后，使所述填隙碳原子热扩散，在所述通电区域中形成减少了载流子陷阱的载流子陷阱减少区域(11)的工序。11.根据权利要求10所述的半导体装置的制造方法，其特征在于， 所述工序(a)包括以超过所述碳化硅半导体区域中的载流子陷阱的密度的方式选择对所述填隙碳进行诱导的离子的注入面密度的工序。12.根据权利要求10所述的半导体装置的制造方法，其特征在于， 所述工序(b)包括将所述碳化硅半导体区域的温度设定于1000°C?2000°C的范围内而使所述填隙碳原子进行热扩散的工序。13.—种半导体装置的制造方法，是权利要求1所述的半导体装置的制造方法，具备以下工序: 通过在与所述绝缘栅双极型晶体管的主电流的通电区域对应的所述碳化硅半导体区域的主面上选择性地形成热氧化膜，使在热氧化的过程中产生的剩余的填隙碳原子扩散到所述碳化硅半导体区域， 在所述集电极区域的上方的所述碳化硅半导体区域内的所述主电流的通电区域中，形成载流子陷阱少于所述阴极区域的上方的所述碳化硅半导体区域内的载流子陷阱的载流子陷阱减少区域(11)。14.根据权利要求10或者13所述的半导体装置的制造方法，其特征在于， 还具备从所述碳化硅半导体区域的主面选择性地进行电子射线照射，并在所述阴极区域与其上方的所述基极区域之间的所述碳化硅半导体区域中形成载流子陷阱区域的工序，所述载流子陷阱区域包括比未设置所述载流子陷阱区域的所述碳化硅半导体区域多的载流子陷阱。
【文档编号】H01L21/336GK105900221SQ201580004293
【公开日】2016年8月24日
【申请日】2015年2月6日
【发明人】滨田宪治, 三浦成久
【申请人】三菱电机株式会社