，且第二上表面1a形成有多个凹穴20，且每一个凹穴20分别对应于其中一个芯片区120。
[0084]其次，提供一表面涂布有光阻、聚亚酰胺(PI)或环氧树脂所构成的第二黏着层40的盖板晶圆50，且通过第二黏着层40使得盖板晶圆50结合至间隔层10的第二上表面1a上。然后，先利用铣削(milling)制程、磨削(grinding)制程或研磨(polishing)制程，自间隔层10的第二下表面1b往第二上表面1a的方向，去除多余的间隔层10，直到贯穿凹穴20的底部，形成一开口 30。
[0085]接着，涂布一光阻、聚亚酰胺(PI)或环氧树脂所构成的第一黏着层165于间隔层10的开口 30以外的第二下表面10b，然后通过第一黏着层165使得间隔层10的第二下表面1b结合至感测晶圆100的绝缘层130表面。其中，每一个开口 30分别环绕其所对应的其中一个感测组件110，且每一个开口 30的内壁30a与其所环绕的感测组件110保持一预定的距离d，且d>0。
[0086]接着，请参照图3C，利用如制程A所述的薄化制程，减少感测组件晶圆100的厚度(例如，小于大约ΙΟΟμπι)。然后，利用如制程B所述的制程，在每一芯片区120的第一下表面10b内同时形成多个暴露出导电垫115的第一贯通孔190及多个位于切割道SC上的第二贯通孔200。
[0087]接着，请参照图3D，利用如制程C?E所述的制程，在感测组件晶圆100的第一下表面10b上形成一绝缘层210以及一图案化的重布线层220。
[0088]接着，请参照图3Ε，利用如制程F?I所述的制程，在感测组件晶圆100的第一下表面10b上形成一钝化保护层230，且填入第一贯通孔190及第二贯通孔200，以覆盖重布线层220。然后，形成与该重布线层220电性连接的导电结构250。
[0089]接着，利用如制程J所述的制程，沿着切割道SC (等同于沿着第二贯通孔200)切害J，进而形成多个独立的芯片尺寸等级的感测芯片封装体B。每一芯片尺寸等级的感测芯片封装体B均包括一轮廓为矩形的芯片尺寸等级的感测芯片100’，其表面具有一感测组件110以及多个相邻感测组件110的导电垫115，以及一位于感测芯片100’上的间隔层10以及盖板50’，其轮廓同样为矩形，且其大小与芯片尺寸等级的感测芯片100’相同。
[0090]接着，请参照图3F，提供一电路板260，其具有一正面260a及相对的一反面260b，然后将芯片尺寸等级的感测芯片封装体C接合至电路板260的正面260a上，且通过其第一下表面10b上的导电结构250而与电路板260电性连接。
[0091][实施例四]
[0092]以下将配合图式图4A?图4F，说明根据本实用新型的实施例四的芯片尺寸等级的感测芯片封装体以及其制造方法。
[0093]请先参照图4A及图4B，提供一如实施例一所述的感测组件晶圆100及间隔层10。
[0094]其次，将光阻、聚亚酰胺(PI)或环氧树脂所构成的第一黏着层165涂布于间隔层165的凹穴20以外的第二下表面1b上，然后通过第一黏着层165使得间隔层10的第二下表面1b结合至感测晶圆100的绝缘层130表面。其中，每一个凹穴20分别环绕其所对应的其中一个感测组件110，且每一个凹穴20的内壁20a与其所环绕的感测组件110保持一预定的距离d，且d>0。
[0095]接着，请参照图4C，利用制程A所述的薄化制程，减少感测组件晶圆100的厚度(例如，小于大约100 μ m)。
[0096]然后，通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，在每一芯片区120的第一下表面10b内同时形成多个暴露出导电垫115的第四贯通孔290 (以下简称制程O)。
[0097]接着，请参照图4D，通过沉积制程(例如，旋涂制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在感测组件晶圆100的第一下表面10b上形成一绝缘层210，并填入第四贯通孔290内(以下简称制程P)。在本实施例中，绝缘层210可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。
[0098]然后，通过刻痕(notching)制程，去除位于各个第四贯通孔290的绝缘层210、邻近各个第四贯通孔290的绝缘层130、部分导电垫115以及部分第一黏着层165，形成多个凹槽(notch) 295，其中每一该等凹槽295具有一第一侧壁295a、一第二侧壁295b及一底部295c，且该第一侧壁295a、第二侧壁295b分别裸露出导电垫115的侧边(以下简称制程Q)。
[0099]接着，请参照图4E，通过沉积制程(例如，旋涂制程、物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)、微影制程及蚀刻制程，在绝缘层210上形成图案化的重布线层220。重布线层220顺应性延伸至各个凹槽295的第一侧壁295a、第二侧壁295b及底部295c。重布线层220可通过绝缘层210与基底100电性隔离，且可经由第一侧壁295a与第二侧壁295与露出的导电垫115侧壁直接电性接触或间接电性连接(以下简称制程R)。在一实施例中，重布线层220的材料可包括铝、铜、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。
[0100]利用如制程F?I所述的制程，在感测组件晶圆100的第一下表面10b上形成一钝化保护层230，且填入第一贯通孔190及第二贯通孔200，以覆盖重布线层220，并且去除多余的间隔层10，直到贯穿凹穴20的底部，形成一裸露出感测组件110的开口 30，且每一个开口 30的内壁30a与其所环绕的感测组件110仍保持一预定的距离d，且d>0 (以下简称制程S)。然后，形成与该重布线层220电性连接的导电结构250。
[0101]接着，沿着切割道SC (等同于沿着第二贯通孔200)切割钝化保护层230、重布线层220及间隔层10 (以下简称制程T)。之后，剥除暂时性基板170，进而形成多个独立的芯片尺寸等级的感测芯片封装体D，且每一芯片尺寸等级的感测芯片封装体D均包括一轮廓为矩形的芯片尺寸等级的感测芯片100’，其表面具有一感测组件110以及多个相邻感测组件110的导电垫115，以及一位于感测芯片100’上的盖板晶圆50’，其轮廓同样为矩形，且其大小与芯片尺寸等级的感测芯片100’相同。
[0102]其中，在制程T所提到的切割制程前，也可如图4E’所示般，先设置一盖板晶圆50于间隔层10上，通过盖板晶圆50表面所涂布的一层由光阻、聚亚酰胺(PI)、胶带或环氧树脂所构成的第二黏着层40，使盖板晶圆50结合至间隔层10的第二上表面10a，然后再以制程T所提到的切割制程，形成多个独立的芯片尺寸等级的感测芯片封装体D’，且每一芯片尺寸等级的感测芯片封装体D’均包括一轮廓为矩形的芯片尺寸等级的感测芯片100’以及一位于感测芯片100’上方的盖板50’。
[0103]接着，请参照图4F及图4F’，提供一电路板260，其具有一正面260a及相对的一反面260b，然后将芯片尺寸等级的感测芯片封装体D或D’接合至电路板260的正面260a上，且通过其第一下表面10b上的导电结构250而与电路板260电性连接。举例来说，导电结构250可由焊料(solder)所构成，将芯片尺寸等级的感测芯片封装体D或D’放置于电路板260上后，可进行回焊(reflow)制程，以通过焊球将芯片尺寸等级的感测芯片封装体D或D’或接合至电路板260。
[0104][实施例五]
[0105]以下将配合图式图5A?图5F，说明根据本实用新型的实施例五的芯片尺寸等级的感测芯片封装体以及其制造方法。
[0106]请先参照图5A，先提供一如实施例一所述的感测组件晶圆100及间隔层10。
[0107]其次，将光阻、聚亚酰胺(PI)或环氧树脂所构成的第一黏着层165涂布于间隔层165的凹穴20以外的第二下表面1b上，然后通过第一黏着层165使得间隔层10的第二下表面1b结合至感测晶圆100的绝缘层130表面。其中，每一个凹穴20分别环绕其所对应的其中一个感测组件110，且每一个凹穴20的内壁20a与其所环绕的感测组件110保持一预定的距离d，且d>0。
[0108]其次，请参照图5B，先利用铣削(milling)制程、磨削(grinding)制程或研磨(polishing)制程，自间隔层10的第二上表面1a往第一下表面1b的方向，去除多余的间隔层10，直到贯穿凹穴20的底部，形成一开口 30。然后，再提供一盖板晶圆50于间隔层10上，通过盖板晶圆50表面所涂布的一层由光阻、聚亚酰胺(PI)、胶带或环氧树脂所构成的第二黏着层40，使盖板晶圆50结合至间隔层10的第二上表面10a。其中，盖板晶圆50的材料除了玻璃以外，也可选用其他硬度大于或等于七的透明材料例如氮化铝、蓝宝石或陶瓷材料等。
[0109]接着，请参照图5C，利用如制程A所述的制程对感测晶圆100的第一下表面10b进行薄化制程，然后利用制程O所述的制程在每一芯片区120的第一下表面10b内同时形成多个暴露出导电垫115的第四贯通孔290。
[0110]接着，请参照图5D，利用制程P所述的制程，在感测组件晶圆100的第一下表面10b上形成一绝缘层210，并填入第四贯通孔290内