延迟电路、半导体控制电路、显示设备和电子装置的制作方法

专利名称：延迟电路、半导体控制电路、显示设备和电子装置的制作方法
技术领域：
本发明涉及延迟电路、半导体控制电路、显示设备和电子设备。
背景技术：
一般而言，当在与驱动电路集成的显示设备的绝缘基板上形成倒相电路
(inverter circuit)时，在对于TFT (薄膜晶体管)的多晶硅过程或非晶硅过 程中，诸如阈值电压Vth、迁移率p等的晶体管特性的变化比在单一结晶过 程中的大。
图1是示出通过将两级的典型的CMOS (互补金属氧化物半导体)倒相 电路彼此连接而形成的緩冲器电路(下文称作延迟緩冲器电路)的图。
该电路具有配置简单(面积小)、泄漏电流小(功率消耗低)等的优点。
然而，已知的是，输出OUT关于输入IN的延迟量取决于N沟道晶体管 (下文称作Nch Tr)或P沟道晶体管(下文称作Pch Tr)的特性变化。
即，延迟量是表示晶体管的特性的量之一。当晶体管特性差时，延迟量 大。当晶体管特性好时，延迟量小。
数字电路可以比较延迟量。因此，当可以精确检测延迟量时，将容易地 检测晶体管的特性。
然而，由晶体管形成的典型反相器的延迟量很大程度上取决于Nch Tr和 PchTr两者，因此不现实。
例如，图2是示出通过多晶硅过程制造的延迟緩冲器电路的延迟量与Nch Tr和Pch Tr的特性之间的关系的图。
在一些非专利和专利文件中，采取仅由单一沟道晶体管形成的倒相电路。
仿H口,在Hisashi Hara, "Fundamentals of MOS Integrated Circuit" ， Kindai Kagaku Sha Co., Ltd.,第94-96中(下文称作非专利文件1)介绍了自举型倒相 电路。图3是输出非专利文件1中描述的电路的图。
图3的电路包括三个单一沟道晶体管(PchTr) Qll、 Q12和Q13,以及 电容器Cll。
图4是示出日本专利公开No.2005-143068 (下文称作专利文件1 )中介 绍的使用单一沟道晶体管(PchTr)的自举型倒相电路的图。
晶体管Qp21的源极连接到VDD电源，并且其栅极经由电路输入端21 供应有输入信号IN。输出信号OUT经由电路输出端22源自晶体管Qp21的漏极。
晶体管Qp 22的源极连接到晶体管Qp21的漏极，并且其漏极连接到VSS 电源。电容Cp21连接在晶体管Qp22的栅极和源极之间。电容Cp21与晶体 管Qp22 —起形成自举电路23。
晶体管Qp23的源极连接到晶体管Qp22的栅极，并且其漏极连接到VSS 电源。晶体管Qp23的栅极被供应有参考信号REF1。晶体管Qp23的源极与 晶体管Qp22的栅极之间的连接点将被称作节点ND。晶体管Qp24的源极连 接到VDD电源，并且其漏极连接到节点ND。晶体管Qp24的栅极被供应有 参考信号REF2。
图5是示出图4的电路中的输入信号IN、参考信号REFl和REF2、节点 N的电势和输出信号OUT的各个电平和它们之间的时序关系的图。
将参考信号REFl处于VSS电平的时段称作预充电时段。将参考信号 REF2处于VSS电平的时段称作复位时段。
通过提供这些复位和预充电时段，能够抑制泄露电流，使得输出信号OUT 的电势幅度等于输入信号IN的电势幅度，并增加级数。

发明内容
然而，非专利文件1中所述的电路消耗很高的功率，并且因此不适合于 作为下 一代移动设备的主题之一 的低功率消耗。
专利文件1中介绍的自举型倒相电路改进了泄漏消耗的功率，但是具有 很大的电路规模(每个延迟电路有多个晶体管和2个电容)。此外，需要多个 输入信号。自举型倒相电路不适合于小框架。
即，有大量电路构成元件，需要电路输入信号REFl和REF2以及电路输 入信号IN(即，需要用于配线的布局区域和用于信号生成电路等的区域)， 并且还有预充电时段，在该时段期间泄漏电流流动。因此，自举型倒相电路 不适合于更窄框架和更低功率消耗。
如上所述， 一般而言，在用于与驱动电路集成的显示设备的绝缘基板上
形成的TFT(薄膜晶体管)的多晶硅工艺或非晶硅工艺中，诸如阈值电压Vth、 迁移率p等的晶体管特性的变化比单晶工艺中的大。
因此，在进行设计时，增加晶体管尺寸或升高驱动电压的电平，以保证 用于很大变化的足够操作余量。
结果，例如，由于晶体管尺寸大引起的功率消耗增加和很大框架成为问 题。已经提出了很多技术，包括用于降低功率消耗的驱动系统和窄框架布局 方法。
图6是示出了用于降低功率消耗的驱动系统的配置例子的图(例如见日 本专利公开No.2007-60722 )。
由延迟电路31和相位-频率比较电路32形成的速度监视电路33接收用 于改变速度的控制信号，并根据速度监视电路33的操作速度输出速度检测信 号。
基板偏置控制电路34基于由速度监视电路33输出的速度检测信号检测 速度监视电路的操作速度，比较速度监视电路的操作速度与控制信号，并生 成PMOS (P沟道金属氧化物半导体)基板偏置和NMOS (N沟道金属氧化 物半导体)基板偏置，使得操作速度变为期望的值。基板偏置控制电路34然 后将PMOS基板偏置和NMOS基板偏置供应至速度监视电路33和其中形成 了区域PTr和NTr的每个的主电路35的半导体区域。因此，获得了这样的 半导体控制电路通过该半导体控制电路，适应了晶体管变化，并实现了产 量的提高和更高的速度。
然而，该技术需要使用基板偏置电压以便维持期望的操作速度。 该技术不能普遍应用于在没有基板偏置的绝缘基板上形成的晶体管。 另外，由于没提供磁滞特性，因此交替地选择基板偏置值，并且在中心 处可能不能保持期望的速度。因此存在不确定的状态。另外，没有低功率消 耗的优点。
期望提供可以实现更窄框架和低功率消耗的延迟电路、半导体控制电路、 显示设备和电子设备。
根据本发明的第一实施例，提供了一种延迟电路，用于以两级进行充电 和放电之一，并用于延迟信号，所述延迟电路包括输出部分，被配置用于 输出延迟的信号；两个电源；以及延迟倒相器；其中所述延迟倒相器具有用 于第一次充电和第一次放电之一的、沟道类型一致的第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管彼此串联连接在所述输出部分和一个 电源之间，并且所述延迟倒相器具有用于第二次充电和第二次放电之一的、 与所述第一晶体管和所述第二晶体管沟道类型不同的第三晶体管，所述第三 晶体管与所述第一晶体管和所述第二晶体管之一并行连接。
优选地，在所述延迟倒相器的输入之前的反相脉冲被供应至所述第一晶 体管和所述第二晶体管的栅极，并且通过在所述延迟倒相器的输入之前的反 相脉冲进行第一次充电和第一次放电之一，以及所述延迟反相器的输入脉冲 被供应至所述第三晶体管的栅极，并且通过所述延迟倒相器的输入脉冲进行 第二次充电和第二次放电之一。
根据本发明的第二实施例，提供了一种延迟电路，用于以两级进行充电
和放电之一，并用于延迟信号，所述延迟电路包括输出部分，被配置用于 输出延迟的信号；两个电源；以及延迟倒相器；其中所述延迟倒相器具有用 于第一次充电和第一次放电之一的、沟道类型一致的第一晶体管和第二晶体 管，所述第一晶体管和所述第二晶体管彼此串联连接在所述输出部分和一个 电源之间，并且所述延迟倒相器具有用于第二次充电和第二次放电之一的、 与所述第一晶体管和所述第二晶体管沟道类型不同的第三晶体管，所述第三 晶体管与所述第一晶体管和所述第二晶体管之一并行连接，以及所述延迟倒 相器具有用于第一次充电和第一次放电之一的、与所述第三晶体管沟道类型 相同的第四晶体管和第五晶体管，所述第四晶体管和所述第五晶体管彼此串 联连接在所述输出部分和另一电源之间，并且所述延迟倒相器具有用于第二 次充电和第二次放电之一的、与所述第一晶体管和所述第二晶体管沟道类型 相同的第六晶体管，所述第六晶体管与所述第四晶体管和所述第五晶体管之 一并行连接。
根据本发明的第三实施例，提供了一种半导体控制电路，用于将控制信 号供应至要控制的电路，所述半导体控制电路包括延迟电路，用于接收检 测脉沖，并根据晶体管特性输出具有不同延迟量的多个延迟的信号；采样电 路，用于用所述检测脉冲釆样所述延迟电路的延迟的信号，作为参考信号； 以及磁滞特性生成电路，用于根据由所述采样电路采样的多个延迟的信号之 间的差生成具有磁滞特性的控制信号。
优选地，所述延迟电路包括不同沟道类型的多个延迟序列。 根据本发明的第四实施例，提供了一种显示设备，包括有效显示部分； 至少一个外围电路，用于进行与所述有效显示部分的操作有关的处理；以及 半导体控制电路，用于输出作为要控制的电路的所述外围电路的控制信号； 其中所述有效显示部分、所述外围电路和所述半导体控制电路彼此集成地形 成在绝缘基板上，所述半导体控制电路包括延迟电路，用于接收检测脉冲， 并根据晶体管特性输出具有不同延迟量的多个延迟的信号；采样电路，用于
用所述检测脉沖采样所述延迟电路的延迟的信号，作为参考信号；以及磁滞 特性生成电路，用于根据由所述采样电路采样的多个延迟的信号之间的差生 成具有磁滞特性的控制信号。
根据本发明的第五实施例，提供了一种具有显示设备的电子设备，其中 所述显示设备包括有效显示部分；至少一个外围电路，用于进行与所述有效 显示部分的操作有关的处理；以及半导体控制电路，用于输出作为要控制的 电路的所述外围电路的控制信号；所述有效显示部分、所述外围电路和所述 半导体控制电路彼此集成地形成在绝缘基板上，所述半导体控制电路包括延 迟电路，用于接收检测脉冲，并根据晶体管特性输出具有不同延迟量的多个 延迟的信号；采样电路，用于用所述检测脉冲采样所述延迟电路的延迟的信 号，作为参考信号；以及磁滞特性生成电路，用于根据由所述采样电路采样 的多个延迟的信号之间的差生成具有^f兹滞特性的控制信号。
根据本发明的实施例，半导体控制电路被形成在与驱动电路集成的显示 设备的绝缘基板上。能够实现低功率消耗、简单配置、小布局区域和仅取决 于晶体管类型(PchTr或NchTr)而进行的延迟处理。
根据本发明的实施例，能够实现更窄框架和低功率消耗。


图1是示出了通过将典型的CMOS倒相电路以两级彼此连接而形成的緩 沖器电路(延迟緩冲器电路)的图2是示出了通过多晶硅工艺制造的延迟緩冲器电路的延迟量与Pch Tr 和Nch Tr的特性之间的关系的图3是示出了非专利文件1中描述的电路的图4是示出了专利文件1中介绍的使用单沟道晶体管(PchTr)的自举型 倒相电路的图5是示出了图4的电路中的输入信号IN、参考信号REF1和REF2、
节点N的电势和输出信号OUT之间的各个电平和时序的图； 图6是示出了降低功率消耗的驱动系统的配置例子的图； 图7是示出了根据本发明的第一实施例的、使用仅取决于PchTr的特性
而延迟的延迟倒相电路的延迟緩冲器电路的图8是帮助说明图7所示的延迟緩沖器电路的操作的时序图9是示出了根据本发明的第二实施例的、使用仅取决于NchTr的特性
而延迟的延迟倒相电路的延迟緩冲器的图IO是帮助说明图9所示的延迟緩冲器电路的操作的时序图11是示出了独立地取决于Pch Tr的特性和Nch Tr的特性的每个而延
迟的延迟緩冲器电路的图，该延迟緩冲器电路是根据本发明的实施例的延迟
緩沖器电路的修改例子；
图12是帮助说明图11所示的延迟緩冲器电路的操作的时序图13是示出了与驱动电路集成的显示设备的一般配置的图14是示出了根据本发明的实施例的半导体控制电路的配置的图15是示出了图14的半导体控制电路的时序图16是示出了在彼此分离地检测P沟道晶体管的特性和N沟道晶体管
的特性以进行控制的情况下的配置的第二例子的图17是示出了取决于N沟道晶体管特性而产生延迟量的延迟緩冲器链 (假设延迟緩冲器的数量是m)的图18是示出了取决于P沟道晶体管特性而产生延迟量的延迟緩冲器链 (假设延迟緩沖器的数量是n)的图19是示出了根据本实施例的磁滞特性生成电路的配置例子的图20是示出了图19的磁滞特性生成电路的真值表的图21是示出了晶体管检测系统的输出特性的例子的图22是示出了在将晶体管检测系统应用于DC/DC转换器的电压比较电
路的情况下的系统的第 一配置例子的图23是示出了在将晶体管检测系统应用于DC/DC转换器的电压比较电
路的情况下的系统的第二配置例子的图24是示出了示出了在将晶体管检测系统应用于模拟緩冲器电路的情
况下的系统的配置例子的图25是示出了在将晶体管检测系统应用于数据处理电路的情况下的系
统的配置例子的图26是示出了在将晶体管检测系统应用于参考电压生成电路的情况下 的系统的配置例子的图27是示出了图26中的黑侧y调整电路和白侧y调整电路的详细例子 的图；以及
图28是作为根据本发明的实施例的电子设备的便携式电话的配置概况 的外部图。
具体实施例方式
下文中将参考附图描述本发明的优选实施例。
图7是示出根据本发明的实施例的、使用仅取决于PchTr的特性而延迟 的延迟倒相电路作为延迟电路的延迟緩冲器电路的图。
下文中使用延迟反相器的延迟緩冲器电路将用作例子以帮助描述本发明。
根据本实施例的延迟緩冲器电路40具有第一到第四P沟道MOS晶体管 Qp41到Qp44，以及第一和第二 N沟道MOS晶体管Qn41和Qn42。
此时，延迟倒相电路INV41具有P沟道MOS晶体管Qp42到Qp44，以 及N沟道MOS晶体管Qn42。
电路输入IN连接到晶体管Qp41和Qn41的栅极，并且还连接到下一级 的晶体管Qp43和Qp44的栅极。由晶体管Qp41和Qn41形成的反相器的输 出将被称作节点NDA。节点NDA连接到晶体管Qp42和Qn42的栅极。
晶体管Qp41和Qp42的源极连接到正侧电源VDD (下文中描述为VDD 电源)。
晶体管Qn41和Qn42的源极以及晶体管Qp44的漏极连接到负侧电源 VSS (下文中描述为VSS电源)。晶体管Qp43的源极连接到晶体管Qp42的 漏极，电路输出信号OUT源自此处。晶体管Qp43的漏极连接到晶体管Qn42 的漏极和晶体管Qp44的源极。晶体管Qp43的漏极连接到晶体管Qn42的漏 极和晶体管Qp44的源极处的连接点将被称作节点NDB。
考虑典型的CMOS反相器(图1)作为基础，在本实施例中，作为开关 元件的P沟道晶体管Qp43和Qp44被布置在输出部分和电源部分(此情况下 的VSS)之间。
图8是辅助说明图7所示的延迟緩冲器电路的操作的时序图。 在时段t41中，当电路输入信号IN开始从VDD电平改变到VSS电平时， 在达到VDD-iVpthl的时间点时，晶体管Qp41导通。节点NDA的电势从VSS 电平上升，并且同时，晶体管Qp43和Qp44类似地导通。节点NDB和OUT 电势因此被短路。节点NDB的电势上升到输出信号OUT的电势，同时进行 对VSS电源的放电。
在下一时段t42中，当输入信号IN降低到VSS电平时，节点NDB和输 出信号OUT被短路，因此节点NDB至少是VSS+|Vpth| (晶体管Qp43的导 通电阻被设置得足够低于由晶体管Qn42和Qp44形成的CMOS开关的导通 电阻)。
由于节点NDA处于VDD电平，因此晶体管Qn42导通，并且节点NDB 的电势继续进一步降低到VSS电平。
在输入信号IN和节点NDB之间操作一些寄生电容(例如，晶体管Qp43 的栅极到漏极电容Cgd和晶体管Qp44的栅极到源极电容Cgs )。经历了这些 寄生电容的耦合，输入信号IN的电势降低到低于VSS电平的电势。
另外，由于晶体管Qp43的源极到漏极电容Csd，输出OUT也降低了节 点NDB的电势的改变。类似地，由于前一级的输出部分中的晶体管的源极到 漏极电容Csd，输入信号IN降低。假设输入信号IN降低的量是AV。可以得 知，AV仅取决于P沟道晶体管特性。时段t42将被称作步骤2放电时段。
根据以上描述，通过在两级中提供步骤1和步骤2放电时段，可以使得 输出信号OUT的下降时序关于输入信号IN的下降时序的延迟主要仅取决于 P沟道晶体管的特性。在时段t43,在输入信号IN正从VSS电平改变到VDD 电平时，当达到VSS+IVnthl的电平时，晶体管Qn41导通。由此节点NDA降 低。当节点NDA的电势降低到电平VDD-IVpthl时，晶体管qp 42dt ,输出 OUT由此上升。因此，输出信号OUT的上升时序关于输入信号IN的上升时 序的延迟量取决于PchTr和NchTr两者的特性。然而，这不会出现问题，因 为下降时序的延迟量仅取决于一个晶体管的特性，并且因此足够检测在绝缘
基板上形成的晶体管的特性。
图9是示出根据本发明的第二实施例的、仅取决于NchTr的特性而延迟 的延迟緩冲器电路的图。
根据本实施例的延迟緩冲器电路50具有第一到第四N沟道MOS晶体管
Qn51到Qn54，以及第一和第二 P沟道MOS晶体管Qp51和Qp 52。
此时，延迟倒相电路INV51具有N-沟道MOS晶体管Qn52-Qn54以及 P-沟道MOS晶体管Qp52。
电路输入IN连接到晶体管Qn51和Qp51的栅极，并且还连接到下一级 中的晶体管Qn53和Qn54的栅极。由晶体管Qn51和Qp51形成的反相器的 输出将被称作节点NDA。节点NDA连接到晶体管Qn52和Qp 52的栅极。
晶体管Qn51和Qn52的源极连接到负侧电源VSS。晶体管Qp51和Qp52 的源极以及晶体管Qn54的漏极连接到正侧电源VDD。
晶体管Qn53的源极连接到晶体管Qn52的漏极，输出信号OUT源自其 处。晶体管Qn53的漏极连接到晶体管Qp52的漏极和晶体管Qn54的源极。 晶体管Qn53的漏极连接到晶体管Qp52的漏极和晶体管Qn54的源极处的连 接点将被称作节点NDB。
图IO是辅助说明图9所示的延迟緩冲器电路的操作的时序图。 在时段t51中，当电路输入信号IN开始从VSS电平改变到VDD电平时， 节点NDA的电势从VDD电平降4氐，并且同时，晶体管Qn53和Qn54类似 地导通。节点NDB和OUT电势因此被短路。节点NDB的电势降低到输出 信号OUT的电势，同时进行从VDD电源的充电。该时段t51将被称作步骤 11充电时段。
在下一时段t52，当输入信号IN升高到VDD电平时，节点NDB和输出 信号OUT被短路，因此节点NDB的电势最高是VDD-|Vnth| (晶体管Qn53 的导通电阻被设置得足够低于由晶体管Qn54和Qp52形成的CMOS开关的 导通电阻)。
由于节点NDA处于VSS电平，因此晶体管Qp52导通，并且节点NDB 的电势继续进一步升高到VDD电平。
在输入信号IN和节点NDB之间存在一些寄生电容(例如，晶体管Qn53 的栅极到漏极电容Cgd和晶体管Qn54的栅极到源极电容Cgs)。经历了这些 寄生电容的耦合，输入信号IN的电势升高到高于VDD电平的电势。
另外，由于晶体管Qn53的源极到漏极电容Csd,输出OUT也升高了节 点NDB的电势的改变。类似地，由于前一级的输出部分中的晶体管的源极到 漏极电容Csd,输入信号IN升高。假设输入信号升高的量是AV。可以得知 △ V仅取决于N沟道晶体管特性。该时段t52将被称作步骤21充电时段。
因此，通过提供步骤11和步骤12充电时段，输出信号OUT的上升时序 关于输入信号IN的上升时序的延迟可以被认为是主要仅取决于N沟道晶体 管的特性。
在时段t53中，在输入信号IN从VDD电平改变到VSS电平的同时，当 达到电平VDD-IVpthl时，晶体管Qp51导通。节点NDA由此升高。
当节点NDA的是升高到电平VSS+iVnthl时，晶体管Qn52导通，并且输 出OUT由此降低。因此，输出信号OUT的下降时序关于输入信号IN的下降 时序的延迟量取决于Pch Tr和Nch Tr两者的特性。
然而，这不会出现问题，因为上升时序的延迟量仅取决于一个晶体管的 特性，并且因此足够于检测在绝缘基板上形成的晶体管的特性。
以上已经描述了本发明的第一和第二实施例。可以制造仅取决于一个晶 体管的特性、与CMOS晶体管电路的配置无关地延迟的延迟緩沖器电路。基 于这些实施例将示出修改例子。
根据使用，当期望检测P沟道晶体管和N沟道晶体管两者的特性时，例 如，需要仅取决于N沟道晶体管的特性的延迟緩沖器和仅取决于P沟道晶体 管的特性的延迟緩沖器。
通过组合上述第一和第二实施例，能够检测一个延迟緩冲器的两种沟道 类型的晶体管的特性(元件数8个晶体管)。
当使用已介绍的专利文件1的技术时，需要十六个晶体管和四个电容作 为用于P沟道晶体管和N沟道晶体管两者的緩冲器的元件。如果将使用M个 缓冲器，则从元件数来看可以省略Mx (8个晶体管+4个电容)。
图11是示出独立地取决于Pch Tr的特性和Nch Tr的特性而延迟的延迟 緩冲器电路的图，该延迟緩冲器电路是更具本发明的实施例的延迟緩冲器电 路的修改例子。
根据本修改例子的延迟緩冲器电路60具有第一到第四P沟道MOS晶体 管Qp61到Qp64，以及第一到第四N沟道MOS晶体管Qn61到Qn64。
此时，延迟倒相电路INV61具有N沟道MOS晶体管Qn62到Qn64，以 及P沟道MOS晶体管Qp62到Qp64。
电路输入IN连接到晶体管Qp61和Qn61的栅极，并且还连接到下一级 中的晶体管Qp63、 Qp64、 Qn62和Qn63的栅极。
由晶体管Qp61和Qn61形成的倒相器的输出将被称作节点NDA。节点 NDA连接到晶体管Qp62和Qn64的栅极。
晶体管Qp61和Qp62的源极以及晶体管Qn62的漏极连接到正侧电源 VDD。晶体管Qn61和qn 64的源极以及晶体管Qp64的漏极连接到负侧电源
vss。
晶体管Qp63的源极连接到晶体管Qn63的源极。晶体管Qp63的漏极连 接到晶体管Qn64的漏极和晶体管Qp64的源极。晶体管Qp63的漏极连接到 晶体管Qn64的漏极和晶体管Qp64的源极的连接点将被称作节点NDC。
晶体管Qn63的源极连接到晶体管Qp63的源极。晶体管Qn63的漏极连 接到晶体管Qp62的漏极和晶体管Qn62的源极。晶体管Qn63的漏极连接到 晶体管Qp62的漏极和晶体管Qn62的源极的连接点将被称作节点NDB。
电路输出信号端OUT将晶体管Qn63的源极和晶体管Qp63的源极彼此 配线连接。
图12是辅助说明图11所示的延迟緩冲器电路的操作的时序图。
在时段t61，当电路输入信号IN开始从VDD电平改变到VSS电平时， 在达到VDD-IVpthl的时间点时，晶体管Qp61导通。节点NDA的电势从VSS 电平升高，并且同时，晶体管Qp63和Qp64类似地导通。节点NDC和OUT 电势因此被短路。节点NDC的电势升高到输出信号OUT的电势，同时进行 对VSS电源的放电。该时段t61将被称作步骤21放电时段。
在下一时段t62中，当输入信号IN降低到VSS电平时，节点NDC和输 出信号OUT被短路，因此节点NDC最低是VSS+|Vpth| (晶体管Qp63的导 通电阻被设置得足够低于由晶体管Qn64和Qp64形成的CMOS开关的导通 电阻)。由于节点NDA处于VDD电平，因此晶体管Qn64导通，并且节点 NDC的电势继续进一步降低到VSS电平。
在输入信号IN和节点NDC之间存在一些寄生电容(例如晶体管Qp63 的栅极到漏极电容Cgd和晶体管Qp64的栅极到源极电容Cgs )。经历了这些 寄生电容的耦合，输入信号IN的电势降低到低于VSS电平的电势。
另外，用于晶体管Qp63的源极到漏极电容Csd,输出OUT也降低了节 点NDC的电势改变。
类似地，由于前一级的输出部分中的晶体管的源极到漏极电容Csd，输 入信号IN降低。假设输入信号IN降低的量是AV1。可以得知，AVl仅取 决于P沟道晶体管特性。该时段t62将被称作步骤22放电时段。 因此，通过提供步骤21和步骤22放电时段，可以认为输出信号OUT的 下降时序相对于输入信号IN的下降时序的延迟主要仅取决于P沟道晶体管的 特性。
时段t63是维持时段t62中改变的电势的状态的时段。输入信号IN是VSS-△ V1(AV1>0)。节点NDA处于VDD电平。节点NDC处于VSS电平。输 出信号0UT是VSS-AV1 (AV1X))。
在时段t64中，当电路输入信号IN开始从VSS电平改变到VDD电平时， 在达到VSS+IVnthl的时间点时，晶体管Qn61导通。节点NDA的电势从VDD 电平降低，并且同时，晶体管Qn63和Qn64类似地导通。节点NDB和OUT 电势因此被短路。节点NDB的电势P务低到输出信号OUT的电势，同时进行 从VDD电源充电。该时段t64将被称作步骤31充电时段。
在下一时段t65中，当输入信号IN升高到VDD电平时，节点NDB和输 出信号OUT被短路，因此节点NDB的电势最高是VDD-IVnthl(晶体管Qn63 的导通电阻被设置得足够低于由晶体管Qn62和Qp62形成的CMOS开关的 导通电阻)。
由于节点NDA处于VSS电平，因此晶体管Qp62导通，并且节点NDB 的电势继续进一步升高到VDD电平。在输入信号IN和节点NDB之间存在 一些寄生电容(例如晶体管Qn63的栅极到漏极电容Cgd和晶体管Q牛2的 栅极到源极电容Cgs)。经历了这些寄生电容的耦合，输入信号IN的电势升 高到高于VDD电平的电势。
另外，由于晶体管Qn63的源极到漏极电容Csd，输出OUT也升高了节 点NDB的电势改变。
类似地，由于前一级的输出部分中的晶体管的源极到漏极电容Csd,输 入信号IN升高。假设输入信号IN的升高量是AV2。可以得知，厶V2仅取 决于N沟道晶体管特性。该时段t65将被称作步骤32充电时段。
因此，通过提供步骤31和步骤32充电时段，可以认为输出信号OUT的 上升时序相对于输入信号IN的上升时序的延迟主要仅取决于N沟道晶体管 的特性。
上述修改例子是可以作为一个延迟緩冲器检测检测P沟道晶体管和N沟 道晶体管的各自特性并可以将P沟道晶体管和N沟道晶体管的各自特性表现 为延迟量的延迟緩冲器。
已经作为例子描述了配置简单、布局面积小、具有仅取决于一个晶体管
类型(Pch Tr或Nch Tr)而延迟的特性的延迟倒相电路和在根据本发明的实 施例的延迟緩冲器中使用该延迟倒相器的情况。然而，本发明的实施例不限 于此。本发明的实施例可应用于在电路操作中一般不是仅取决于一个晶体管 的特性而延迟的电路，以及根据本发明的实施例的延迟緩冲器。
另外，本发明的实施例不限于在绝缘基板上形成的使用多晶硅的电路。 本发明的实施例可应用于一般使用缺陷珪(defective silicon)的电路。
如上所述，根据本实施例，多个开关元件被插入输出部分和电源之间， 并且通过这些开关元件对两级中的输出电势放电(充电)。
结果，能够实现简单的电路配置、节省空间和高精确性，因为没有使用 已知具有很大变化的电容。
另外，因为可以仅取决于一个晶体管的特性而产生延迟，因此存在很多 和不同的应用，比如例如检测在相同的绝缘基板上形成的电路的晶体管特性 并将其反馈到电源电压和所有控制信号、并且该控制信号响应于晶体管特性 的变化的应用。因此，可以期待产量的提高(成本降低)、性能的提高(高可 靠性)等。
接下来对采用如上所述的延迟緩冲器电路(延迟电路)并在与驱动电路 集成的显示设备的绝缘基板上形成的半导体控制电路做出描迷。
如上所述，在用于形成在与驱动电路集成的显示设备的绝缘基板上的 TFT的多晶硅工艺或非晶硅工艺中，诸如阔值电压Vth、迁移率ii等的晶体 管特性的变化大于单晶工艺中的变化。因此，在作出设计时，增加晶体管尺
例如由于晶体管尺寸大引起的功率消耗增加和框架很大成为问题。
将作为本实施例描述使得能够通过尽可能地调整变化和降低余量同时实 现功率消耗降低和框架缩小的半导体控制电路。
图13是示出了与驱动电路集成的显示设备的一般配置的图。 如图13所示，通过在透明绝缘基板上集成例如玻璃基板101、以矩阵形 式排列了包括液晶单元的多个像素的有效显示部分102、排列在图13的有效 显示部分102的上侧和下侧的一对水平驱动电路(H驱动器)103U和103D、 布置在图13中的有效显示部分102侧的垂直驱动电路(V驱动器)104、用 于生成多个参考电压的一个参考电压生成电路105、数据处理电路106、半导
体控制电路200等形成液晶显示设备100。
因此，图13的集成了驱动电路的显示设备IOO具有排列在有效显示部分 102的两侧(图13中的上侧和下侧)的两个水平驱动电路103U和103D。这 用于彼此独立地驱动数据线的奇数号线和偶数号线。
尽管图13示出了与其他电路分离地提供的半导体控制电路200，但是参 考电压生成电路105和数据处理电路106可以应用为由以下将要描述的由= 半导体控制电路200控制的电路。
以下将描述半导体控制电路200的配置和功能。
图14是示出了根据本发明的实施例的半导体控制电路的配置。
如图14所示，半导体控制电路200包括时序生成电路210、延迟电路220、 采样电路230、磁滞特性生成电路240和控制对象电路250。
在半导体控制电路200中，将从时序生成电路210生成的检测脉沖DPLS 作为参考脉沖REFP输入到延迟电路200和相位-频率比较电路(即例如采样 电路，并且下文中将该电路称作"采样电路")230。
对作为延迟电路220的输出信号的延迟的信号S23和S24每个进行采样， 并然后输出信号S21和S22。
通过磁滞特性生成电路240传送信号S21和S22，然后将具有磁滞特性 的采样的波形作为控制信号发送到不同的控制对象电路250。
首先将描述一般的驱动概念。
图15是图14的半导体控制电路的时序图。
由时序生成电路210生成的检测脉冲DPLS被输入到延迟电路220。例如， 在采样触发是参考信号的下降沿的情况下，当晶体管特性(电压Vth、漏极 到源极电流等)很好时，延迟的信号具有很小的延迟量，并且采样的信号S21 和S22处于高电平。
假设在此情况下经过其传送延迟的信号S23的延迟电路220内的延迟緩 冲器的数量大于用于信号S24的延迟緩沖器的数量。
提供磁滞特性以通过使用延迟緩沖器的数量之间的差进行控制。稍后将 描述详细的例子。
应用例如电源电压生成电路、DD转换器电路、模拟緩冲器电路、数据处 理电路、参考电压生成电路作为控制对象电路250。
在本实施例中，不像现有技术，不使用衬底偏置(其可应用于多晶硅工
艺或非晶硅工艺)，提供了磁滞特性，以便获得稳定的输出值。
获得了其他优点，比如与显示设备的能力有关的更j氐功率消耗、更小的
框架、以及导致显示设备的成本降低的产量提高和校正屏蔽降低(correction mask reduction )。
下面描述更具体的配置、功能和修改例子。
图16是示出了在彼此独立地检测P沟道晶体管的特性和N沟道晶体管 的特性以进行控制的情况下的配置例子。
存在希望由控制对象电路250检测(传感)仅一个沟道的情况。
通过采样电路230-1对由延迟电3各220-1取决于N沟道晶体管的特性而 延迟的延迟信号S31和S40每个进4亍采样，然后由采样电^各230-1输出信号 S33和S34。信号S33和S34被供应至磁滞特性生成电路240-1 ，然后信号S37 被输入到选择电路260。
类似地，通过采样电路230-2对由延迟电路220-2取决于P沟道晶体管 的特性而延迟的延迟信号S32和S41每个进行采样，然后由采样电路230-2 输出信号S35和S36。信号S35和S36被供应至磁滞特性生成电路240-2,然 后信号S38被输入到选择电路260。
选择电路260选择是否考虑P沟道晶体管的特性和N沟道晶体管的特性 两者或仅考虑一个晶体管沟道的特性(例如希望仅检测P沟道晶体管的特性 的情况)。将由选择电路260选择的输出作为控制信号S39发送到控制对象电 路250。
当然，根据使用，选择电路可能不是必须的。
图17和18是示出了延迟量仅取决于一个沟道晶体管特性而发生的电路 的图。
作为之前的第 一和第二实施例或修改例子而描述的电if各可以应用为图17 和18所示的电路。
图17是示出了取决于N沟道晶体管特性生成延迟量的延迟緩沖器链(假 设延迟緩冲器的数量是m)。
延迟緩冲器链221A具有彼此级连连接的m个緩沖器电路D221-l到 D221-m。
延迟信号S41和S42被分别输出到端子OUT1和OUT2。假设通过其发 送信号S41的延迟緩冲器的级数大于通过其发送信号S42的延迟緩冲器的级
数。
图18是示出了取决于P沟道晶体管特性生成延迟量的延迟緩沖器链(假
设延迟緩冲器的数量是n)。
延迟緩沖器链222A具有彼此级连连接的n个緩冲器电路D221-l到 D221-n。
延迟信号S51和S52被分别输出到端子0UT1和OUT2。假设通过其发 送信号S51的延迟緩冲器的级数大于通过其发送信号S52的延迟緩沖器的级数。
图19是示出了根据本实施例的磁滞特性生成电路的配置例子的图。
图20是示出了图19的磁滞特性生成电路的真值表的图。
图19的磁滞特性生成电路240包括或(EXOR)门241、切换控制电路
242、开关243和锁存电路244。
磁滞特性生成电路240维持先前的输出状态作为输入IN1和IN2处于不
同电平时的输出。
当输入IN1和IN2的电平是相同的延迟电平时(例如高电平)，输出OUT 的电平与输入电平相同(例如高电平)。
切换控制脉冲SWPLS用于防止在输入IN1和IN2的切换时段期间输出 信号OUT的故障。
在此电路中，在切换时段期间，开关243被设置处于断开状态。在完全 切换输入IN1和IN2的信号电平之后，开关243被设置处于接通状态(使能) 以在输出OUT中反映输入IN1。
另外，复位信号RST被供应至用于初始值的输出电平的锁存电路244。
已经将磁滞特性生成电路240描述为接收来自延迟电路220的输入IN1 和IN2两者的电路。然而，磁滞特性生成电^各240不限于该配置，并且可应 用于各种配置。
例如， 一个输入是来自延迟电路的延迟信号，另一输入是通过计数器电 路的计数对上述延迟信号提供某一延迟而获得的。
接下来将简要描述整体上与系统相对的晶体管功率检测(传感)系统的 输出特性的例子。
图21是示出了晶体管检测系统的输出特性的例子的图。
如图21所示，首先，通过复位信号将输出值OUT的电平设置为初始值。当供应检测脉冲时，延迟量取决于晶体管的功率特性而发生。在作为情况<1>
的C区域中电流特性(漏极到源极电流Ids等)的情况下，电流特性很好， 并且延迟量很小。对延迟信号S23和S24采样的结果是H电平。从磁滞特性 生成电路240供应的控制信号S240处于高电平。
在作为情况<2〉的B区域中电流特性(漏极到源极电流Ids等)的情况下， 电流特性比较号，并且延迟量比较小。对延迟信号S24采样的结果是H电平， 而对延迟信号S23采样的结果是L电平。从磁滞特性生成电路240供应的控 制信号S240维持先前的状态(在此状态下，初始值是RESET)，并因此处于 低电平。
在作为情况<3>的A区域中电流特性(漏极到源极电流Ids等)的情况下， 电流特性差，并且延迟量很大。对延迟信号S23和S24采样的结果是低电平。 从磁滞特性生成电路240供应的控制信号S240处于低电平。
在情况<1>，当控制信号处于H电平(高电平)并且随着由于某些因素 (温度特性、频率、所供应的电源电压等)面板特性恶化而要过渡到区域B 时(由漏极到源极电流Ids表示)，由于磁滞特性生成电路240维持先前的输 出状态，因此控制信号处于H电平。当特性进一步恶化并且过渡到区域A时， 对延迟信号S23和S24采样的结果是低电平，并且从磁滞特性生成电路240 供应的控制信号240处于低电平。从区域A返回到区域B，控制信号维持先 前的状态，并因此处于低电平。进一步，从区域B返回到区域C，并且控制 信号被设置为高电平。通过因此提供磁滞特性，不会输出不稳定的控制信号。 (可以输出稳定的控制信号。对于显示设备和驱动系统的质量，可以实现稳 定的控制系统)。
现在将描述控制对象电路250的具体例子。
一般而言，作为用于降低功率消耗的方法，使用电压比较电路控制驱动 电压的电平。然而，当可以不检测(传感)晶体管特性变化时，需要考虑更 大范围的晶体管变化。因此存在的问题是，不能显著降低规定的设置值(例 如，设置为正电源电压，当然同样可以是符电源电压)。
然而，通过提供根据本实施例的晶体管检测系统，对于具有比标准更好 的特性的晶体管，显著地将电源电压设置得很低，并且对于具有很差特性的 晶体管，显著地将电源电压设置得很高。
将示出使用晶体管检测系统的一些例子。
(第一电压比较电路)
图22是示出了在晶体管检测系统应用于DC/DC转换器的电压比较电路 的情况下系统配置的第一例子的图。
电压比较电路310包括DC/DC转换器311、电阻型电势驱动器电路312、 电压比较电路313、 AND门314和主电路315。
当控制信号处于H电平时(引自上述图21并指示良好的晶体管特性)， 电压比较电路310被使能，并且DC/DC转换器311的输出电压VDD2降低。 当控制信号处于L电平时(引自上述图21并指示很差的晶体管特性)，电压 比较电路被去使能(disabled),输出最大功率(foil power), DC/DC转换器 311的输出电压VDD2不降低。
(第二电压比较电路)
图23是示出了晶体管检测系统应用于DC/DC转换器的电压比较电路的 情况下系统配置的第二例子的图。
使用来自延迟电路链的多个输出信号，由此可以检测各级中的晶体管功 率电平。通过输出多个控制信号(图23中两个控制信号)CTL1和CTL2， 不仅能够选择对如图22的电压比较电路的使能或去使能，而且能够将电压比 较电路310A的规定值(规定电压)设置为多个值。例如，当晶体管功率处 于高电平(良好)时，^L定值被设置得很低。当晶体管功率处于中间电平时， 规定值被设置在中间电平。当晶体管功率处于低电平时(很差)，规定值被设 置得很高。另外，第二配置例子允许使用多个控制信号进行各种设置。 (模拟緩冲器)
图24是示出了晶体管检测系统应用于模拟緩冲器电路的情况下系统配 置的例子的图。
图24的模拟緩沖器电路320包括开关321到323、 N沟道晶体管324和 电容器325。
多晶硅工艺或非晶硅工艺具有变化大的缺点。
为了降低这种变化的影响，设计恒流源以发送相对较大的电流。
然而，这导致相应较高的功率消^^的缺点。
因此，使用根据本实施例的晶体管功率检测系统来接收控制信号以便可 以根据晶体管功率调整恒流源的功率。
例如，在图24中，来自晶体管功率检测系统的输出信号
成电路330，并使得时序生成电路330输出用于恒流源的控制脉冲xNcntl和 xNcnt3 。
当晶体管条件良好时，通过使能开关321的开关SW111并去使能开关321 的开关SW112而降低恒流源的功率。
当晶体管条件很差时，通过使能开关321的开关SW111并也使能开关321 的开关SW112而输出恒流源的最大功率。
(数据处理电路)
图25是示出了晶体管检测系统应用于数据处理电路的情况下系统配置 的例子的图。
图25的数据处理电路350 (对应于图13的数据处理电路106等)包括 多个延迟緩冲器DB、开关351和352、移位寄存器353、和锁存电路354。 锁存电路354包括倒相器3541和3542以及开关3543和3544。
多晶硅工艺或非晶硅工艺具有变化大的缺点。
因此难以获得从参考时钟生成的采样脉沖和希望要采样的数据之间的正 确相位关系。
如果希望要采样的数据相对于从参考时钟生成的采^"脉冲相位提前，则 为数据串提供延迟緩冲器以便延迟希望的数据。
然而，所获得的延迟量取决于晶体管变化而不同。难以调整延迟緩冲器 的数量。调整错误的出现意味着进行了屏蔽校正，这导致不必须的成本增加。 另外，可能不能增加频率来适应变化。
这是需要解决的一个问题，以便可以将多晶硅工艺或非晶硅工艺应用于 高频驱动。
因此，引入了根据本实施例的晶体管功率检测系统。因此，当晶体管功 率良好时，由于延迟量小，因此增加延迟緩冲器的数量。当晶体管功率很差 时，由于延迟量大，因此降低延迟緩冲器的数量。
例如，如图25所示，来自晶体管功率检测系统的输出控制信号被输入到 时序生成电路330，并输出用于控制延迟緩冲器的数量的控制脉冲S121。当 晶体管功率良好时，由于延迟量小，因此通过断开开关351并接通开关352 来增加延迟緩冲器的数量。
当晶体管功率很差时，由于延迟量大，通过接通开关351并断开开关352 而降低延迟緩冲器的数量。
尽管以上已经描述了由移位寄存器353产生的栅极和采样脉沖之间的相 位关系，但是本发明的实施例不限于此。可以直接用主时钟(master clock) 采样数据，或者可以用另一逻辑进行组合。原理是一样的。 (参考电压生成电路)
图26是示出了在晶体管检测系统应用于参考电压生成电路的情况下的 系统配置的例子的图。
图26的参考电压生成电路360包括生成参考电压的黑侧y调整电路、白 侧Y调整电路和梯形电阻部分363。
例如，将液晶驱动电源电压设置在由规范定义的范围内。用处于标准值 的电源电压设计的参考电压生成电路是公共的。当所供应的电源电压变得不 同时，也改变了伽玛(Y )特性。这是为改进画面质量需要解决的问题之一。
在此情况下，可以通过光特性传感器来检测电源电压的改变，以产生控 制脉冲。电源电压的改变还可以被;险测为晶体管功率的变化，这将在以下描 述。
为延迟电路提供了与用于驱动液晶的电源电压(VDD-ref )相同的供应的 电源电压和与电源电压不同的供应的电源电压(例如其4艮据规范而变化，并 且是IC的规定电源电压VDD1A)这两个序列。
通过相同的晶体管特性(Vth)，当用于驱动液晶的电源电压(VDD-ref ) 降低时，在使用与用于驱动液晶的电源电压(VDD—ref )相同的电源电压的延 迟电路中出现延迟量的增加。
另一方面，在使用与用于驱动液晶的电源电压(VDD—ref )不同的电源电 压VDD1A的延迟电路中的延迟量未改变。当将延迟量之间的差是设计的时段 或更大时，输出Y控制信号CTL11和CTL12以便获取适当的伽玛。因此，总 是可以获取适当的伽玛。
图27是示出了图26中的黑侧Y调整电路和白侧Y调整电路的详细例子的图。
图26中的y控制信号是图27中的信号GS1和GS2。图26中的y控制信 号CTL12是图27中的信号GS3和GS4。
在前述实施例中，已经描述了使用多晶硅工艺或非晶硅工艺的情况。然 而，本发明的实施例不限于此，并且可应用于一般使用缺陷硅的电路。
另外，本发明的实施例更广泛地应用于诸如包括具有在绝缘基板上形成 的驱动电路的TFT液晶显示设备的液晶显示设备和CGS (连续增益硅)液晶 显示设备的各种平坦显示设备、EL (电致发光)显示设备等。
如上所述，作为本发明的实施例的效果，通过适应由于工艺引起的大的 变化，能够显著降低功率消耗，并适应变化。因此，不需要更大的晶体管尺 寸，并且当本发明的实施例应用于更小框架的数据处理单元时，节省了用于 延迟緩沖器的屏蔽的不必须的成本。可以实现段时间段内的设计和成本的降 低。
当将本发明的实施例应用于数据处理电路时，采样余量增加。因此，本 发明的实施例是更加期望的高速驱动的频率变得更高的技术。可以实现产量 的提高。
当将本发明的实施例应用于参考电压生成电路时，总是能够获得适当的 伽玛，并且能够帮助提高画面质量。
由于电路配置简单，因此对框架的影响很小。另外，当使用具有长周期 的检测脉冲时，消耗很小的功率。
此外，根据前述实施例的由有源矩阵型液晶显示设备代表的有源矩阵型 显示设备尤其适合用作诸如便携式电话、PDA等的适合于减小尺寸减小并制 造的更紧密的电子设备的显示单元，以及用作诸如个人计算机和字处理器的 0A装置、电视接收机等的显示器。
图28是应用本发明的实施例的电子设备例如便携式电话的配置的概况 的外部图。
根据此例子的便携式电话400包括扬声器部分420、显示部分430、操作 部分440和麦克风部分450,它们从设备外壳410的前侧的顶部侧按此顺序 排列。
在这种配置的便携式电话中，例如液晶显示设备用作显示部分430。作 为此液晶显示设备，使用根据前述实施例的有源矩阵型液晶显示设备。
因此，通过使用根据前述实施例的有源矩阵型液晶显示设备作为诸如便 携式电话等的电子设备(便携终端)中的显示部分430，能够实现显示设备 的更小间距(pitch)、更小框架和更低功率消耗，并因此实现适当终端的更 低功率消耗。
本领域技术人员应当理解，取决于设计要求和其他因素，可以发生各种 修改、组合、子组合和变更，只要它们在所附权利要求或其等效物的范围内。
相关申请的交叉引用
本发明包含与2007年8月30日在日本专利局提交的日本专利申请JP 2007-224925有关的主题，通过引用将其全部内容合并于此。
权利要求
1. 一种延迟电路，用于以两级进行充电和放电之一，并用于延迟信号，所述延迟电路包括:输出部分，被配置用于输出延迟的信号；两个电源；以及延迟倒相器；其中所述延迟倒相器具有用于第一次充电和第一次放电之一的、沟道类型一致的第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管彼此串联连接在所述输出部分和一个电源之间，并且所述延迟倒相器具有用于第二次充电和第二次放电之一的、与所述第一晶体管和所述第二晶体管沟道类型不同的第三晶体管，所述第三晶体管与所述第一晶体管和所述第二晶体管之一并行连接。
2. 根据权利要求1的延迟电路，其中在所述延迟倒相器的输入之前的反相脉冲被供应至所述第一晶体管和所 述第二晶体管的栅极，并且通过在所述延迟倒相器的输入之前的反相脉冲进 行第一次充电和第一次放电之一，以及所述延迟反相器的输入脉冲被供应至所述第三晶体管的栅极，并且通过 所述延迟倒相器的输入脉冲进行第二次充电和第二次放电之一。
3. —种延迟电路，用于以两级进行充电和力文电之一，并用于延迟信号， 所述延迟电路包括输出部分，被配置用于输出延迟的信号； 两个电源；以及 延迟倒相器；其中所述延迟倒相器具有用于第一次充电和第一次放电之一的、沟道类型一 致的第 一晶体管和第二晶体管，所述第 一晶体管和所述第二晶体管彼此串联 连接在所述输出部分和一个电源之间，并且所述延迟倒相器具有用于第二次 充电和第二次放电之一的、与所述第一晶体管和所述第二晶体管沟道类型不 同的第三晶体管，所述第三晶体管与所述第一晶体管和所述第二晶体管之一 并4亍连4妄，以及所述延迟倒相器具有用于第一次充电和第一次放电之一的、与所述第三晶体管沟道类型相同的第四晶体管和第五晶体管，所述第四晶体管和所述第 五晶体管彼此串联连接在所述输出部分和另 一电源之间，并且所述延迟倒相 器具有用于第二次充电和第二次放电之一的、与所述第一晶体管和所述第二 晶体管沟道类型相同的第六晶体管，所述第六晶体管与所述第四晶体管和所 述第五晶体管之一并行连接。
4. 一种半导体控制电路，用于将控制信号供应至要控制的电路，所述半 导体控制电路包括延迟电路，用于接收检测脉沖，并根据晶体管特性输出具有不同延迟量 的多个延迟的信号；采样电路，用于用所述检测脉沖采样所述延迟电路的延迟的信号，作为 参考信号；以及磁滞特性生成电路，用于根据由所述采样电路采样的多个延迟的信号之 间的差生成具有磁滞特性的控制信号。
5. 根据权利要求4的半导体控制电路，其中 所述延迟电路包括不同沟道类型的多个延迟序列。
6. 根据权利要求4的半导体控制电路，其中所述延迟电路是用于以两级进行充电和放电之一并延迟信号的延迟电路，所述延迟电路包括输出部分，被配置用于输出延迟的信号，两个电源，以及延迟倒相器，所述延迟倒相器具有用于第一次充电和第一次放电之一的、沟道类型一 致的第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管彼此串联 连接在所述输出部分和一个电源之间，并且所述延迟倒相器具有用于第二次 充电和第二次放电之一的、与所述第一晶体管和所述第二晶体管沟道类型不 同的第三晶体管，所述第三晶体管与所述第 一晶体管和所述第二晶体管之一 并行连接。
7. 根据权利要求6的半导体控制电路，其中在所述延迟倒相器的输入之前的反相脉冲被供应至所述第一晶体管和所 述第二晶体管的栅极，并且通过在所述延迟倒相器的输入之前的反相脉冲进 行第一次充电和第一次放电之一，以及所述延迟反相器的输入脉冲被供应至所述第三晶体管的栅极，并且通过 所述延迟倒相器的输入脉冲进行第二次充电和第二次放电之一。
8. —种显示设备，包括 有效显示部分；至少一个外围电路，用于进行与所述有效显示部分的操作有关的处理；以及半导体控制电路，用于输出作为要控制的电路的所述外围电路的控制信号；其中所述有效显示部分、所述外围电路和所述半导体控制电路彼此集成地形 成在绝缘基板上，所述半导体控制电路包括延迟电路，用于接收检测脉冲，并根据晶体管特性输出具有不同延迟量的多个延迟的信号；采样电路，用于用所述检测脉冲采样所述延迟电路的延迟的信号， 作为参考信号；以及磁滞特性生成电路，用于根据由所述采样电路采样的多个延迟的信 号之间的差生成具有;兹滞特性的控制信号。
9. 一种具有显示设备的电子设备，其中 所述显示设备包括有效显示部分；至少一个外围电路，用于进行与所述有效显示部分的操作有关的处理；以及半导体控制电路，用于输出作为要控制的电路的所述外围电路的控制信所述有效显示部分、所述外围电路和所述半导体控制电路彼此集成地形 成在绝缘基板上，所述半导体控制电路包括延迟电路，用于接收检测脉冲，并根据晶体管特性输出具有不同延迟量的多个延迟的信号；采样电路，用于用所述检测脉沖采样所述延迟电路的延迟的信号， 作为参考信号；以及磁滞特性生成电路，用于根据由所述采样电路采样的多个延迟的信号之 间的差生成具有磁滞特性的控制信号。
全文摘要
在此公开了一种延迟电路，用于以两级进行充电和放电之一，并用于延迟信号，所述延迟电路包括输出部分，被配置用于输出延迟的信号；两个电源；以及延迟倒相器；其中所述延迟倒相器具有用于第一次充电和第一次放电之一的、沟道类型一致的第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管彼此串联连接在所述输出部分和一个电源之间，并且所述延迟倒相器具有用于第二次充电和第二次放电之一的、与所述第一晶体管和所述第二晶体管沟道类型不同的第三晶体管，所述第三晶体管与所述第一晶体管和所述第二晶体管之一并行连接。
文档编号H03K19/20GK101378252SQ20081021510
公开日2009年3月4日 申请日期2008年9月1日 优先权日2007年8月30日
发明者木田芳利, 韦拉庞·贾鲁普恩福尔 申请人:索尼株式会社