专利名称：一种锁相环电路的制作方法
技术领域：
本发明涉及集成电路领域，具体涉及一种锁相环电路。
背景技术：
现有锁相环(PLL，Phase Locked Loop)要求输出占空比为50%的频率信号时常采用图I所示的电路形式，锁相环包括鉴频鉴相器1，用于比较外部参考信号CKl与内部反馈信号CK2之间的频率和相位差，并输出相应宽度的电压脉冲信号；电荷泵2，连接所述鉴频鉴相器1，并根据鉴频鉴相器I输出的电压脉冲信号输出相应宽度的电流脉冲；低通滤波器3，将电荷泵2输出的电流脉冲转化为电压信号，滤除高频成分并获得直流成分；压控振荡器4 (vco, voltage-controlled oscillator),根据低通滤波器3输出的不同电压产生不同频率的方波信号；二分频器5，对压控振荡器4出来的频率进行二分频；N分频器6，对二 分频器5输出的频率信号进行N分频，其中NS I。其中二分频器是由常规主从D触发器形成；这种电路压控振荡器输出频率是输出频率的两倍，然后用常规主从D触发器分频来得到50%占空比输出的信号。这种结构的问题是当现在要求的PLL (Phase Locked Loop,锁相环)稳定后的输出频率不仅要占空比接近50% (—般要求459^55%)，而且输出频率接近吉赫(GHZ)，甚至超过吉赫，那就意味环形压控振荡器的频率范围会很宽，能够输出的频率很高，面对如此高频，常规主从D触发器的分频能力就存在困难，因为和动态D触发器比，它的寄生电容大，从而充放电的时间长，所以高频情况下，它的分频能力有限。当然这种结构的优点是分频出来的信号占空比好；常规主从D触发器的分频能力可能能够处理锁定后的高频信号，但是锁定之前vco可能出来的最高频率，常规主从D触发器很难正确分频，这就是问题所在。当然也可以用高速D触发器，比如TSPC (true single phase clock,真单相时钟)类型的D触发器，代替常规主从D触发器，它能高速分频是因为节点的寄生电容小，充电时间快，能够处理高频信号。但是如果既要处理vco输出的高频率，又要满足频率占空比为50%，这就增加了设计调试的难度，甚至很难完成。
发明内容
本发明为解决现有技术中锁相环不能同时满足既能处理高频又能得到占空比50%频率的问题，从而提供了一种可以同时满足既能处理高频又能得到占空比50%频率的锁相环电路。为解决上述技术问题，本发明提供如下技术方案
一种锁相环电路，包括鉴频鉴相器，用于比较外部参考频率信号与内部反馈频率信号之间的频率和相位差，并输出电压脉冲信号；电荷泵，连接所述鉴频鉴相器，并根据鉴频鉴相器输出的电压脉冲信号输出电流脉冲；低通滤波器，连接所述电荷泵，将电荷泵输出的电流脉冲转化为电压信号，并滤除高频信号；压控振荡器，连接所述低通滤波器，根据低通滤波器输出的电压信号产生不同的频率信号；第一二分频器，连接所述压控振荡器，并对压控振荡器输出的频率信号进行二分频；N分频器，连接所述第一二分频器，并对第一二分频器输出的二分频信号进行N分频，N分频后的频率信号作为内部反馈频率信号输出至鉴频鉴相器，其中NS I ;第二二分频器，连接所述压控振荡器，对压控振荡器输出的稳定环路频率进行二分频。与现有技术相比，本发明具有如下有益效果本发明提供的一种锁相环电路，通过第二二分频器对压控振荡器输出的稳定环路频率进行二分频，从而得到既是高频又是占空比50%频率。
图I是现有技术锁相环电路原理框图。图2是本发明第一实施例锁相环电路原理框图。
图3是本发明第二实施例锁相环电路原理框图。图4是本发明实施例第二 D触发器第一电路原理图。图5是本发明实施例第二 D触发器第二电路原理图。
具体实施例方式为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。图2是本发明第一实施例锁相环电路原理框图；公开了一种锁相环电路，包括鉴频鉴相器11，用于比较外部参考频率信号CKl与内部反馈频率信号CK2之间的频率和相位差，并输出电压脉冲信号；电荷泵12，连接所述鉴频鉴相器11，并根据鉴频鉴相器11输出的电压脉冲信号输出电流脉冲；低通滤波器13，连接所述电荷泵12，将电荷泵12输出的电流脉冲转化为电压信号，并滤除高频信号；压控振荡器14，连接所述低通滤波器13，根据低通滤波器13输出的电压信号产生不同的频率信号；第一二分频器15，连接所述压控振荡器14，并对压控振荡器14输出的频率信号进行二分频；N分频器16，连接所述第一二分频器15，并对第一二分频器15输出的二分频信号进行N分频，N分频后的频率信号作为内部反馈频率信号CK2输出至鉴频鉴相器11，其中NS I ;第二二分频器17，连接所述压控振荡器14，对压控振荡器14输出的稳定环路频率进行二分频。通过第二二分频器17对压控振荡器14输出的稳定环路频率进行二分频，从而得到既是高频又是占空比50%频率。本实施例电路的工作原理是外部参考频率信号CKl和内部反馈频率信号CK2输入到鉴频鉴相器11进行鉴频鉴相，然后输出比较结果到电荷泵12，电荷泵12根据鉴频鉴相器11的比较结果输出电流信号到低通滤波器13，低通滤波器13将电荷泵12输出的电流脉冲转化为电压信号，并滤除高频信号。经过滤波输出的电压提供给压控振荡器14 ;压控振荡器14输出的频率信号CK4，然后输出至第一分频电器15和第二二分频器17 ;利用第一二分频器15 二分频器的高速分频能力，即使压控振荡器14输出最高频率，也能正确的二分频，此时第一二分频器15的输出对占空比没有要求，这样可以使锁相环路正确输出频率信号，第一二分频器15输出的频率信号CK3输入到N分频器16，N分频，16对输入信号进行N分频(N彡I) ；N分频器16的输出作为内部反馈频率信号CK2输入到鉴频鉴相器11。当锁相环电路稳定后，压控振荡器14输出的频率信号CK4被第二二分频器17 二分频输出，输出信号为分频频率CK5，由于分频后的频率和压控振荡器14输出的最高频率比较小了很多，所以对第二二分频器的频率要求就不用那么苛刻，由于第二二分频器17是对锁相环电路稳定后的频率进行的二分频，故得到的频率信号占空比为50%，比较精确。本实施例中第一二分频器15包括第一 D触发器，所述第一 D触发器的反相输出端连接D输入端，第一 D触发器的时钟端连接所述压控振荡器的输出端，第一 D触发器的同相输出端连接所述N分频器16的输入端。由于第一二分频器15的作用是针对高频处理，故第一 D触发器可以选用TSPC (true single phase clock,真单相时钟)型D触发器,该类型触发器能够处理高频信号。本实施例中的第二二分频器17包括第二 D触发器，所述第二 D触发器的反相输出端连接D输入端，第二 D触发器的时钟端连接所述压控振荡器的输出端，第一 D触发器的同相输出端作为锁相环电路的输出。由于该第二D触发器连接形成的第二二分频器主要完成 的功能是得到占空比50%的频率，故第二 D触发器可以是TSPC型D触发器，也可以是主从D触发器。图3是本发明第二实施例锁相环电路原理框图；图中的第一二分频器是由TSPC型D触发器151连接形成，而第二二分频器17是由主从D触发器171连接形成。这样，利用TSPC型D触发器151形成的高速二分频器的高频分频能力使得PLL环路锁定，压控振荡器14这时输出的是稳定的一个频率信号，这个频率信号相比较压控振荡器14能输出的频率范围的最大频率要小，然后利用常规主从D触发器171形成的二分频电路对这个锁定的频率进行占空比50%输出的二分频；于是，得到了占空比50%的锁相环电路输出信号。第二二分频器17所包括的第二 D触发器也可以是其他D触发器，图4是本发明实施例第二 D触发器第一电路原理图；该第二 D触发器172包括第一反相器U1、带有控制端的第二反相器U2，带有控制端的第三反相器U3、第四反相器U4以及第五反相器U5 ;带有控制端的第二反相器U2的输出端连接带有控制端的第三反相器U3的输入端，带有控制端的第三反相器的输出端U3连接第四反相器U4的输入端，第四反相器U4的输出端连接第五反相器U5的输入端，所述第四反相器U4的输出为D触发器的反相输出端，第五反相器U5的输出端为D触发器的同相输出端；D触发器的时钟信号连接第一反相器Ul的输入端,所述时钟信号CK4在第一电平时，时钟信号CK4控制带有控制端的第二反相器U2将输入信号的反相信号锁存至带有控制端的第二反相器U2中，所述时钟信号CK4在第二电平时，时钟信号CK4控制带有控制端的第三反相器U3将输入信号锁存至带有控制端的第三反相器中。根据时钟信号CK4所在的不同电平，分别将输入信号锁存在带有控制端的第二反相器U2和带有控制端的第三反相器中U3，然后经过第四反相器U4和第五反相器U5输出，这种电路结构简单，从输入信号到D触发器的反向输出端只经过了三级路径，信号的延迟减小。本实施例中，带有控制端的第二反相器U2包括依次串联的第一开关SI、第一 NMOS管MlI、第一 PMOS管M12和第二开关S2，第一 NMOS管Mll和第一 PMOS管M12组成第二反相器，第二反相器的输入端为带有控制端的第二反相器U2的输入端，第二反相器的输出端为带有控制端的第二反相器U2的输出端，时钟信号CK4控制第一开关和第二开关同时导通和关断。带有控制端的第三反相器U3包括依次串联的第三开关S3、第二 NMOS管M13、第二PMOS管M14和第四开关S4，第二 NMOS管M13、和第二 PMOS管M14组成第三反相器，第三反相器的输入端为带有控制端的第三反相器U3的输入端，第三反相器的输出端为带有控制端的第三反相器U3的输出端，所述时钟信号控制第三开关S3和第四开关S4同时导通和关断。第一反相器Ul将时钟信号CK4反相输出反相时钟信号NCK4，时钟信号CK4为高电平时，第一开关SI和第二开关S2均断开，第三开关S3和第四开关S4均导通；时钟信号CK4为低电平时，第一开关SI和第二开关S2均导通，第三开关S3和第四开关S4均断开。图5是本发明实施例第二 D触发器第二电路原理图，在图4的基础上，其中第一开关SI为NMOS管，第二开关S2为PMOS管，第三开关S3为NMOS管，第四开关S4为PMOS管。本实施例中时钟信号控制第二开关S2和第三开关S3，第一反相器Ul输出的时钟信号的反信号控制第一开关SI和第四开关S4。这样便得到了信号延迟较小的D触发器172，由该D触发器172形成的第二二分频器17延迟也相对较小，可以达到锁相环电路更高的频率要求。 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种锁相环电路，其特征在于，包括 鉴频鉴相器，用于比较外部参考频率信号与内部反馈频率信号之间的频率和相位差，并输出电压脉冲信号； 电荷泵，连接所述鉴频鉴相器，并根据鉴频鉴相器输出的电压脉冲信号输出电流脉冲； 低通滤波器，连接所述电荷泵，将电荷泵输出的电流脉冲转化为电压信号，并滤除高频信号; 压控振荡器，连接所述低通滤波器，根据低通滤波器输出的电压信号产生不同的频率信号; 第一二分频器，连接所述压控振荡器，并对压控振荡器输出的频率信号进行二分频； N分频器，连接所述第一二分频器，并对第一二分频器输出的二分频信号进行N分频，N分频后的频率信号作为内部反馈频率信号输出至鉴频鉴相器，其中N > I ; 第二二分频器，连接所述压控振荡器，对压控振荡器输出的稳定环路频率进行二分频。
2.根据权利要求I所述的锁相环电路，其特征在于，所述第一二分频器包括第一D触发器，所述第一 D触发器的反相输出端连接D输入端，第一 D触发器的时钟端连接所述压控振荡器的输出端，第一 D触发器的同相输出端连接所述N分频器的输入端。
3.根据权利要求2所述的锁相环电路，其特征在于，所述第一D触发器是TSPC型D触发器。
4.根据权利要求I所述的锁相环电路，其特征在于，所述第二二分频器包括第二D触发器，所述第二 D触发器的反相输出端连接D输入端，第二 D触发器的时钟端连接所述压控振荡器的输出端，第一 D触发器的同相输出端作为锁相环电路的输出。
5.根据权利要求4所述的锁相环电路，其特征在于，所述第二D触发器是TSPC型D触发器。
6.根据权利要求4所述的锁相环电路，其特征在于，第二D触发器是主从D触发器。
7.根据权利要求4所述的锁相环电路，其特征在于，所述第二D触发器包括第一反相器、带有控制端的第二反相器，带有控制端的第三反相器、第四反相器以及第五反相器；带有控制端的第二反相器的输出端连接带有控制端的第三反相器的输入端，带有控制端的第三反相器的输出端连接第四反相器的输入端，第四反相器的输出端连接第五反相器的输入端，所述第四反相器的输出为D触发器的反相输出端，第五反相器的输出端为D触发器的同相输出端；D触发器的时钟信号连接第一反相器的输入端，所述时钟信号在第一电平时，时钟信号控制带有控制端的第二反相器将输入信号的反相信号锁存至带有控制端的第二反相器中，所述时钟信号在第二电平时，时钟信号控制带有控制端的第三反相器将输入信号锁存至带有控制端的第三反相器中。
8.根据权利要求7所述的锁相环电路，其特征在于，所述带有控制端的第二反相器包括依次串联的第一开关、第一 NMOS管、第一 PMOS管和第二开关第一 NMOS管和第一 PMOS管组成第二反相器，第二反相器的输入端为带有控制端的第二反相器的输入端，第二反相器的输出端为带有控制端的第二反相器的输出端，所述时钟信号控制第一开关和第二开关同时导通和关断。
9.根据权利要求7所述的锁相环电路，其特征在于，带有控制端的第三反相器包括依次串联的第三开关、第二 NMOS管、第二 PMOS管和第四开关，第二 NMOS管和第二 PMOS管组 成第三反相器，第三反相器的输入端为带有控制端的第三反相器的输入端，第三反相器的输出端为带有控制端的第三反相器的输出端，所述时钟信号控制第三开关和第四开关同时导通和关断。
全文摘要
一种锁相环电路，包括鉴频鉴相器；电荷泵；低通滤波器，连接所述电荷泵，将电荷泵输出的电流脉冲转化为电压信号，并滤除高频信号；压控振荡器，连接所述低通滤波器，根据低通滤波器输出的电压信号产生不同的频率信号；第一二分频器，连接所述压控振荡器，并对压控振荡器输出的频率信号进行二分频；N分频器，连接所述第一二分频器，并对第一二分频器输出的二分频信号进行N分频，N分频后的频率信号作为内部反馈频率信号输出至鉴频鉴相器，其中N≥1；第二二分频器，连接所述压控振荡器，对压控振荡器输出的稳定环路频率进行二分频。通过第二二分频器对压控振荡器输出的稳定环路频率进行二分频，从而得到既是高频又是占空比50%频率。
文档编号H03L7/18GK102811052SQ20111014347
公开日2012年12月5日 申请日期2011年5月31日 优先权日2011年5月31日
发明者张占锋, 刘辉, 傅璟军, 胡文阁 申请人:比亚迪股份有限公司