专利名称：半导体器件的制作方法
技术领域：
本发明的示例性实施例涉及一种能够控制阻抗的半导体器件。
背景技术：
半导体器件可以包括用以准确地控制基于时钟的系统中的时钟的占空系数(duty cycle)的系统和特征。时钟的占空系数是高脉冲持续时间或低脉冲持续时间对时钟周期之t匕。近来的存储装置，具体而言，双倍数据率(DDR)同步存储器件，使用时钟来用于例如数据选通。与时钟的上升沿和下降沿同步地连续输入和输出两比特的数据。如果时钟的占空系数没有维持在约50%，则所输入和输出的数据可能失真。因此，准确地控制存储器件中的时钟的占空系数是重要的。输入于存储器件中的时钟在外部的时钟发生器中产生，且经由传输线路被传送至存储器件。在这种配置中，时钟的占空系数可能失真，因为时钟的高脉冲持续时间和低脉冲持续时间由于时钟发生器的失配、传输期间的外部噪声、以及电信号的振幅在传输线路上的衰减而变得不同。为了控制时钟的占空系数，可以在存储器件中使用用于校正占空系数的占空系数校正器。然而，即使使用占空系数校正器，但归因于片上电源噪声(on-chippower noise),仍难以将占空系数维持在50%。
发明内容
本发明的示例性实施例涉及一种半导体器件，所述半导体器件可以通过根据占空系数的失真程度改变终端电阻值来减少占空系数的失真。根据本发明的一个实施例，一种半导体器件包括阻抗控制信号发生单元，所述阻抗控制信号发生单元被配置成产生用于控制阻抗值的阻抗控制信号；第一处理单元，所述第一处理单元被配置成响应于第一设定值而处理阻抗控制信号且产生第一处理信号；第一时钟终端单元，所述第一时钟终端单元被配置成与第一时钟路径耦接且响应于阻抗控制信号来确定阻抗值；以及第二时钟终端单元，所述第二时钟终端单元被配置成与第二时钟路径耦接且响应于第一处理信号来确定阻抗值。所述半导体器件还可以包括第一数据终端单元，所述第一数据终端单元被配置成与第一数据路径耦接且响应于阻抗控制信号来确定阻抗值；以及第二数据终端单元，所述第二数据终端单元被配置成与第二数据路径耦接且响应于第一处理信号来确定阻抗值。根据本发明的另一个实施例，一种半导体器件包括阻抗控制信号发生单元，所述阻抗控制信号发生单元被配置成产生用于校正阻抗值的阻抗控制信号；第一处理单元，所述第一处理单元被配置成响应于第一设定值来处理阻抗控制信号且产生第一处理信号；第二处理单元，所述第二处理单元被配置成响应于第二设定值而处理阻抗控制信号且产生第二处理信号；第一终端单元，所述第一终端单元被配置成与基于命令的路径(command-based path)稱接且响应于第一处理信号来确定阻抗值；以及第二终端单元,所述第二终端单元被配置成与基于数据的路径(data-based path)耦接且响应于第二处理信号来确定阻抗值。
图I是说明根据本发明的第一实施例的半导体器件的框图。图2是说明根据本发明的第二实施例的半导体器件的框图。图3是说明根据本发明的第三实施例的半导体器件的框图。图4是说明图3所示的第二时钟终端单元370的电路图。图5是说明根据本发明的第四实施例的半导体器件的框图。·图6是说明根据本发明的第五实施例的半导体器件的框图。
具体实施例方式下文将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，且不应被解释为限于本文所提出的实施例。确切地说，提供这是实施例是为了使得本说明书清楚且完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。可以通过提高或降低时钟的总体电压电平来控制时钟的占空系数。总体电压电平是共模电压电平。因此，可以通过提高或降低共模电压电平来控制时钟的占空系数。更具体而言，当共模电压电平提高时，时钟的高脉冲持续时间变长，而当共模电压电平降低时，时钟的低脉冲持续时间变长。可以通过控制终端电阻值来改变时钟的共模电压电平。例如，当上拉终端的强度强时(更具体而言，当上拉终端电阻值减小时)，共模电压电平提高。当上拉终端的强度弱时(更具体而言，当上拉终端电阻值增大时)，共模电压电平降低。换言之，可以通过改变的终端电阻值来控制时钟的占空系数。下面详细描述能够控制终端电阻值的半导体器件。图I是说明根据本发明的第一实施例的半导体器件的框图。参看图1，半导体器件包括阻抗控制信号发生单元310、第一处理单元380、第一时钟终端单元360、以及第二时钟终端单元370。阻抗控制信号发生单元310产生阻抗控制信号CNTSIG〈0:N>，所述阻抗控制信号CNTSIG〈0:N>是一种用于根据工艺、电压和/或温度(PVT)的改变来校正终端电阻值的偏移值的信号。由于阻抗控制信号发生单元310是广泛已知的电路，例如ZQ校准电路，故不再赘述。第一处理单元380响应于第一设定值M0D_SET1〈0:3>来处理阻抗控制信号CNTSIG〈0:N>，且产生第一处理信号 M0D_CNTSIG1〈0:N>。第一设定值 M0D_SET1〈0: 3> 是用于校正占空系数的信号。第一处理单元380可以包括减法器/加法器，所述减法器/加法器用于基于第一设定值M0D_SET1〈0:3>而增加或减小阻抗控制信号CNTSIG〈0:N>的值。为了传达是进行减法运算还是进行加法运算，第一设定值M0D_SET1〈0:3>的第一比特MOD_SET1<3>告知减法器/加法器进行加法或减法运算。第一设定值M0D_SET1〈0:3>的其余比特M0D_SET1〈0:2>是要由减法器/加法器进行减法或加法运算的值。第一设定值MOD_SETKO :3>的配置示于如下表I中。表I第一设定值M0D_SET1〈0: 3>的配置
权利要求
1.一种半导体器件，包括 阻抗控制信号发生单元，所述阻抗控制信号发生单元被配置成产生用于控制阻抗值的阻抗控制信号； 第一处理单元，所述第一处理单元被配置成响应于第一设定值来处理所述阻抗控制信号且产生第一处理信号；以及 第二时钟终端单元，所述第二时钟终端单元被配置成与第二时钟路径耦接且响应于所述第一处理信号来确定阻抗值。
2.如权利要求I所述的半导体器件，还包括 第一时钟终端单元，所述第一时钟终端单元被配置成与第一时钟路径耦接且响应于所述阻抗控制信号来确定阻抗值。
3.如权利要求2所述的半导体器件，还包括 第二数据终端单元，所述第二数据终端单元被配置成与第二数据路径耦接且响应于所述第一处理信号来确定阻抗值。
4.如权利要求3所述的半导体器件，还包括第一数据终端单元，所述第一数据终端单元被配置成与第一数据路径耦接且响应于所述阻抗控制信号来确定阻抗值。
5.如权利要求2所述的半导体器件，还包括 第二处理单元，所述第二处理单元被配置成响应于第二设定值来处理所述阻抗控制信号且产生第二处理信号； 第一数据终端单元，所述第一数据终端单元被配置成与第一数据路径耦接且响应于所述阻抗控制信号来确定阻抗值；以及 第二数据终端单元，所述第二数据终端单元被配置成与第二数据路径耦接且响应于所述第二处理信号来确定阻抗值。
6.如权利要求I所述的半导体器件，其中，所述第一设定值包括减法/加法信号以及第一控制信号，并且 所述第一处理单元响应于所述减法/加法信号而将所述第一控制信号与所述阻抗控制信号相加或者从所述阻抗控制信号减去所述第一控制信号。
7.如权利要求4所述的半导体器件，其中，所述第二设定值包括减法/加法信号以及第二控制信号，并且 所述第二处理单元响应于所述减法/加法信号而将所述第二控制信号与所述阻抗控制信号相加或者从所述阻抗控制信号减去所述第二控制信号。
8.如权利要求2所述的半导体器件，其中，所述第一时钟终端单元经由上拉终端操作来确定阻抗值，并且 所述第二时钟终端单元经由上拉终端操作来确定阻抗值。
9.如权利要求4所述的半导体器件，其中，所述第一数据终端单元经由上拉终端操作来确定阻抗值，并且 所述第二数据终端单元经由上拉终端操作来确定阻抗值。
10.如权利要求2所述的半导体器件，其中，所述第一时钟终端单元经由下拉终端操作来确定阻抗值，并且 所述第二时钟终端单元经由下拉终端操作来确定阻抗值。
11.如权利要求4所述的半导体器件，其中，所述第一数据终端单元经由下拉终端操作来确定阻抗值，并且 所述第二数据终端单元经由下拉终端操作来确定阻抗值。
12.如权利要求5所述的半导体器件，其中，所述阻抗控制信号发生单元产生上拉阻抗控制信号和下拉阻抗控制信号。
13.如权利要求12所述的半导体器件，其中，所述第一处理单元还包括上拉信号处理器和下拉信号处理器，所述上拉信号处理器被配置成处理所述上拉阻抗控制信号且产生第一上拉控制信号，所述下拉信号处理器被配置成处理所述下拉阻抗控制信号且产生第一下拉控制信号；并且 所述第二处理单元还包括上拉信号处理器和下拉信号处理器，所述上拉处理信号器被配置成处理所述上拉阻抗控制信号且产生第二上拉控制信号，所述下拉信号处理器被配置成处理所述下拉阻抗控制信号且产生第二下拉控制信号。
14.如权利要求2所述的半导体器件，其中，所述第一时钟终端单元包括 或门，所述或门接收上拉终端使能信号和所述阻抗控制信号； 多个上拉终端电阻器，所述多个上拉终端电阻器在所述上拉终端使能信号被使能时且响应于所述阻抗控制信号而接通。
15.如权利要求I所述的半导体器件，其中，所述第二时钟终端单元包括 或门，所述或门接收上拉终端使能信号和所述第一处理信号； 多个上拉终端电阻器，所述多个上拉终端电阻器在所述上拉终端使能信号被使能时且响应于所述第一处理信号而接通。
16.一种半导体器件，包括 阻抗控制信号发生单元，所述阻抗控制信号发生单元被配置成产生用于校正阻抗值的阻抗控制信号； 第一处理单元，所述第一处理单元被配置成响应于第一设定值来处理所述阻抗控制信号且产生第一处理信号； 第二处理单元，所述第二处理单元被配置成响应于第二设定值来处理所述阻抗控制信号且产生第二处理信号； 第一终端单元，所述第一终端单元被配置成与基于命令的路径耦接且响应于所述第一处理信号来确定阻抗值；以及 第二终端单元，所述第二终端单元被配置成与基于数据的路径耦接且响应于所述第二处理信号来确定阻抗值。
17.如权利要求16所述的半导体器件，其中，所述第一设定值包括减法/加法信号以及第一控制信号，并且 所述第一处理单元响应于所述减法/加法信号而将所述第一控制信号与所述阻抗控制信号相加或从所述阻抗控制信号减去所述第一控制信号。
18.如权利要求16所述的半导体器件，其中，所述第二设定值包括减法/加法信号及第二控制信号，并且 所述第二处理单元响应于所述减法/加法信号而将所述第二控制信号与所述阻抗控制信号相加或从所述阻抗控制信号减去所述第二控制信号。
19.如权利要求16所述的半导体器件，其中，所述第一终端单元经由上拉终端操作来确定阻抗值，并且 所述第二终端单元经由上拉终端操作来确定阻抗值。
20.如权利要求16所述的半导体器件，其中，所述基于命令的路径包括命令路径和地址路径,并且 所述基于数据的路径包括数据路径和数据时钟路径。
全文摘要
一种半导体器件包括阻抗控制信号发生单元，被配置成产生用于控制阻抗值的阻抗控制信号；第一处理单元，被配置成响应于第一设定值来处理阻抗控制信号且产生第一处理信号；第一时钟终端单元，其被配置成与第一时钟路径耦接且响应于阻抗控制信号来确定阻抗值；以及第二时钟终端单元，其被配置成与第二时钟路径耦接且响应于第一处理信号来确定阻抗值。
文档编号H03K5/04GK102916684SQ20121011962
公开日2013年2月6日 申请日期2012年4月23日 优先权日2011年8月1日
发明者李根一 申请人:海力士半导体有限公司