移位分频器的制造方法
【专利摘要】本实用新型公开了一种移位分频器，且为N分频的移位分频器，N为大于或等于4的正整数，移位分频器包括反相器、N-2个寄存器及N-4个或门；第N-2寄存器的输出端与反相器的输入端连接，反相器的输出端分别与第1寄存器的输入端及各个或门的一输入端连接；第1寄存器的输出端与第1或门的另一输入端连接，第N-4寄存器的输出端与第N-4或门的另一输入端连接，第1或门的输出端与第2寄存器的输入端连接，第N-4或门的输出端与第N-3寄存器的输入端连接；第N-3寄存器的输出端与第N-2寄存器的输入端连接。本实用新型的移位分频器结构简单，在相同的分频需求下，所需的寄存器和门器件更少，而且在干扰过后可正常恢复分频。
【专利说明】移位分频器
【技术领域】
[0001]本实用新型涉及数字IC【技术领域】，更具体地涉及一种移位分频器。
【背景技术】
[0002]常见的分频器一般有两种:移位分频器和计数分频器。
[0003]计数分频器由于相位比移位分频器控制逻辑更加复杂，在高频设计中经常无法满足时序要求，因此常用于中低频时钟的分频器设计。而移位分频器逻辑比较简单，即使在高频设计中也能够满足时序要求，因此常用于高频时钟的分频器设计。但是，它有一个致命的缺点:分频后时钟的质量完全取决于寄存器组的初始状态和运行过程中的状态转换，一旦由于一些无法预料的原因导致状态错误，就会直接导致分频出现问题，甚至完全错误。
[0004]现有的移位分频器用于进行6分频的分频器电路结构如图1，如图所示，现有的移位分频器包括六个寄存器町、1?2、1?3、1?4、1?5、1?6，且0为各个寄存器的输入端，0为各个寄存器的输出端；每个寄存器的复位端Sn均与系统复位信号端连接，系统复位信号端向每个寄存器的复位端输入系统复位信号RSTn，以在初始阶段对移位分频器进行整体复位，即使各个寄存器全部置为“I”或“O” ；每个寄存器的时钟端CK与外部高频时钟输出端连接，外部高频时钟输出端输出高频时钟CLKl至每个寄存器的时钟端CK，以控制各个寄存器的运行。其中，第I寄存器Rl的输入端与第6寄存器R6的输出端连接，其它各寄存器的输出端与输入端依次顺序连接。
[0005]请结合参考图2-5，其中Regl表示六个寄存器在每个高频时钟CLKl的上升沿到来时的输出结果，CLK2表示寄存器R4的输出的结果。如图2所示，每一个高频时钟CLKl的上升沿到来时，移位分频器的`相应寄存器的输出会有序地进行翻转，当经过6个高频时钟CLKl后，完成一个周期，如图2中所示CLK2的波形，即实现对高频时钟CLKl的6分频。但当上述现有的移位寄存器在工作过程中其中间状态出现错误后，不能正常地对输入的高频时钟CLKl进行分频；具体地，如图3所示，当中间状态出现问题而导致移位分频器的所有寄存器的输出都变成“O”后，寄存器R4的输出端输出一持续低电平信号,无法对输入的高频时钟CLKl进行分频；如图4，如果中间状态出现问题而导致移位分频器的所有寄存器的输出都变成“I”时，寄存器R4的输出端输出一持续高电平信号，无法对输入的高频时钟CLKl进行分频；如图5，如果中间状态出现问题而导致移位分频器的寄存器的输出出现不连续的“O”或者“ I”时，寄存器R4的输出端的输出不规律，且无法恢复正常分频而使分频错误。因此，现有的移位分频器当在工作过程中其中间状态发生错误后将导致分频失败或分频错误。
[0006]因此，针对上述问题有必要提供一种改进的移位分频器来克服上述缺陷。
实用新型内容
[0007]本实用新型的目的是提供一种移位分频器，本实用新型的移位分频器结构简单，在相同的分频需求下，所需的寄存器和门器件更少，而且在干扰过后可正常恢复分频。[0008]为实现上述目的，本实用新型提供一种移位分频器，且所述移位分频器为N分频的移位分频器，N为大于或等于4的正整数，所述移位分频器包括反相器、N-2个寄存器及N-4个或门；每个所述寄存器的复位端均与系统复位信号端连接，每个所述寄存器的时钟端与外部高频时钟输出端连接；所述第N-2寄存器的输出端与所述反相器的输入端连接，所述反相器的输出端分别与所述第I寄存器的输入端及各个或门的一输入端连接；各个所述或门连接于第I寄存器至第N-3寄存器的输入端与输出端之间，且第I寄存器的输出端与第I或门的另一输入端连接，第N-4寄存器的输出端与第N-4或门的另一输入端连接，第I或门的输出端与第2寄存器的输入端连接，第N-4或门的输出端与第N-3寄存器的输入端连接；第N-3寄存器的输出端与第N-2寄存器的输入端连接。
[0009]较佳地，当N等于4时，所述移位分频器包括反相器及2个寄存器，第I寄存器的输出端与第2寄存器的输入端连接，第2寄存器的输出端与所述反相器的输入端连接，所述反相器的输出端与第I寄存器的输入端连接。
[0010]与现有技术相比，本实用新型的移位分频器，由于包括反相器及N-4个或门，使得实现N分频只需N-2个寄存器，简化了移位分频器的结构，便于实现；而且本实用新型的移位分频器的反相器在每一个时钟周期内均对第N-2个寄存器的输出进行反转，并输入给第I寄存器及各个或门，从而当所述移位分频器的中间状态出错错误后，可在一定时间内恢复到正常，并在恢复后可保证分频比不变，提高了移位分频器的适用范围，减少了外部干扰对分频的影响。
[0011]通过以下的描述并结合附图，本实用新型将变得更加清晰，这些附图用于解释本实用新型。
【专利附图】
【附图说明】
[0012]图1为现有的6分频的移位分频器电路结构图。
[0013]图2为图1所示移位分频器正常工作时第4寄存器输出的波形图。
[0014]图3为图1所示移位分频器发生第一种错误时第4寄存器输出的波形图。
[0015]图4为图1所示移位分频器发生第二种错误时第4寄存器输出的波形图。
[0016]图5为图1所示移位分频器发生第三种错误时第4寄存器输出的波形图。
[0017]图6为本实用新型的移位分频器的电路结构图。
[0018]图7为本实用新型一个优选实施例的电路结构图。
[0019]图8为图7所示移位分频器正常工作时第2寄存器输出的波形图。
[0020]图9为图7所示移位分频器发生第一种错误时第2寄存器输出的波形图。
[0021]图10为图7所示移位分频器发生第二种错误时第2寄存器输出的波形图。
[0022]图11为图7所示移位分频器发生第三种错误时第2寄存器输出的波形图。
[0023]图12为本实用新型的移位分频器当N为4时的电路结构图。
【具体实施方式】
[0024]现在参考附图描述本实用新型的实施例，附图中类似的元件标号代表类似的元件。如上所述，本实用新型提供了一种移位分频器，本实用新型的移位分频器结构简单，在相同的分频需求下，所需的寄存器和门器件更少，而且在干扰过后可正常恢复分频。[0025]请参考图6，图6为本实用新型的移位分频器的电路结构图。如图所示，本实用新型的移位分频器包括反相器IN、N-2个寄存器(第I寄存器REl、第2寄存器RE2……第N-2寄存器REN-2)及N-4个或门(第I或门ORUH 2或门0R2……第N-4或门ORN-4)，N为所述移位分频器的分频比，且为大于或等于4的正整数；且D为各个所述寄存器的输入端，Q为各个所述寄存器的输出端，后续各图中也相同。其中，每个所述寄存器的复位端Sn均与系统复位信号端连接，系统复位信号端向每个寄存器的复位端Sn输入系统复位信号RSTn，以在初始阶段对移位分频器进行整体复位，即使各个寄存器全部置为“ I”或“0”，且在本实用新型中，所述系统复位信号RSTn将各个寄存器全部置为“I” ；每个所述寄存器的时钟端CK与外部高频时钟输出端连接，外部高频时钟输出端输出高频时钟CLK3至每个寄存器的时钟端CK，以控制各个寄存器的运行。所述第N-2寄存器REN-2的输出端与所述反相器IN的输入端连接，所述反相器IN的输出端分别与所述第I寄存器REl的输入端及各个或门的一输入端连接，从而所述反相器IN将所述第N-2寄存器REN-2的输出端输出取反后输入至所述第I寄存器REl及各个或门。各个或门连接于第I寄存器至第N-3寄存器的输入端与输出端之间，且第I寄存器REl的输出端与第I或门ORl的另一输入端连接，第N-4寄存器REN-4的输出端QN-4与第N-4或门0RN-4的另一输入端连接，第I或门ORl的输出端与第2寄存器RE2的输入端D2连接，第N-4或门0RN-4的输出端与第N-3寄存器REN-3的输入端连接；第N-3寄存器REN-3的输出端与第N-2寄存器REN-2的输入端连接。[0026]当本实用新型的移位寄存器工作时，每一个寄存器的初始状态都被置为“I”。每一个所述寄存器依次进行移位，且每个所述寄存器的输出与第N-2寄存器REN-2的输出取反并相或后输入下一个寄存器；即第I寄存器REl的输出与第N-2寄存器REN-2的输出取反并经第I或门ORl后输入第2寄存器RE2，第2寄存器RE2的输出与第N-2寄存器REN-2的输出取反并经第2或门0R2后输入第3寄存器RE3，以此类推。这样，经历了 N个时钟脉冲后，第N-2寄存器REN-2总是能够让其它N-1个寄存器进入复位状态，完全恢复成初始状态。然后，再进行下一次N个状态的循环。这样，即使所述移位分频器的中间工作状态出现问题，也能在一段时间后恢复正常，从而保证分频器正常工作。
[0027]具体地，请再结合参考图7-11，描述本实用新型的一个优选实施例。在本实施例中，所述移位分频器对输入的高频时钟进行6分频。本实施例的移位分频器包括相器IN、4个寄存器RE1、RE2、RE3、RE4及2个或门0R1、0R2。各器件的具体连接关系见图7，在此不再细述。其中Reg2表示4个寄存器RE1、RE2、RE3、RE4在每个高频时钟CLK3的上升沿到来时的输出结果，CLK4表示寄存器RE2的输出的结果。如图8所示，每一个高频时钟CLK3的上升沿到来时，移位分频器的相应寄存器的输出会有序地进行翻转，当经过6个高频时钟CLKl后，完成一个周期；在这一个周期中，所述移位分频器的六个状态分别为“1111W1110W1100”“ 1000”“0000”“0111”，在后面的周期中按这六个状态不断地重复，如图8中所示CLK4的波形，即实现对高频时钟CLK3的6分频。而当移位分频器在工作过程中出现状态错误时，本实用新型的移位分频器可在一定时间内恢复对输入的高频时钟CLK3的分频；具体地，如图9所示，如果移位分频器的中间状态出现问题而导致移位分频器的状态变为“1111”时，由于所述反相器IN在每一个高频时钟CLK3的上升沿到来时都会将寄存器RE4的输出取反并输入至寄存器REl的输入端及两个或门0R1、0R2的一输入端，使得经过一定时间后，移位分频器的状态可恢复到正常，而且状态恢复后仍保持对输入的高频时钟CLK3进行6分频，见CKL4的波形；因此，本实用新型的移位分频器，当中间状态出现问题而导致移位分频器的状态变为“1111”后。依然可以恢复正常而使分频正确；如图10所示，如果移位分频器的中间状态出现问题而导致移位分频器的状态变为“0000”时，依然可以恢复正常而使分频正确；相应地，如图11所示，如果移位分频器的中间状态出现问题而导致移位分频器的状态出现不连续的“O”或者“ I”时，依然可以恢复正常而使分频正确。
[0028]请再结合参考图12，图12所示为本实用新型移位分频器的一个特殊实施例，本实施例的移位分频器实现对高频时钟CLK3的4分频，且本实施例与其它实施例的区别仅在于本实施例的移位分频器不包括或门，其它均相同。具体地，本实施例的移位分频器包括反相器IN’及两个寄存器RE1’、RE2’，各器件的具体连接关系见图12，不再细述。本实施例的移位分频器由于只包括两个寄存器，使得整个寄存器只存在四个状态，即为“00”、“01”、“10”、“11”；从而即使所述移位分频器的中间状态出现问题，也不会超出于这四个状态之外；因此本实施例的移位分频器不仅可正常地对高频时钟CLK3进行4分频，而且其工作过程不会因中间状态的变化而发生异常。
[0029]以上结合最佳实施例对本实用新型进行了描述，但本实用新型并不局限于以上揭示的实施例，而应当涵盖各种根据本实用新型的本质进行的修改、等效组合。
【权利要求】
1.一种移位分频器，且所述移位分频器为N分频的移位分频器，其特征在于，N为大于或等于4的正整数，所述移位分频器包括反相器、N-2个寄存器及N-4个或门；每个所述寄存器的复位端均与系统复位信号端连接，每个所述寄存器的时钟端与外部高频时钟输出端连接；所述第N-2寄存器的输出端与所述反相器的输入端连接，所述反相器的输出端分别与所述第I寄存器的输入端及各个或门的一输入端连接；各个所述或门连接于第I寄存器至第N-3寄存器的输入端与输出端之间，且第I寄存器的输出端与第I或门的另一输入端连接，第N-4寄存器的输出端与第N-4或门的另一输入端连接，第I或门的输出端与第2寄存器的输入端连接，第N-4或门的输出端与第N-3寄存器的输入端连接；第N-3寄存器的输出端与第N-2寄存器的输入端连接。
2.如权利要求1所述的移位分频器，其特征在于，当N等于4时，所述移位分频器包括反相器及2个寄存器，第I寄存器的输出端与第2寄存器的输入端连接，第2寄存器的输出端与所述反相器的输入端连接，所述反相器的输出端与第I寄存器的输入端连接。
【文档编号】H03K23/54GK203554413SQ201320674038
【公开日】2014年4月16日 申请日期:2013年10月29日 优先权日:2013年10月29日
【发明者】杨修, 邹铮贤 申请人:四川和芯微电子股份有限公司