高频时钟信号的生成装置及生成方法与流程

本发明属于时钟电路技术领域，尤其涉及一种高频时钟信号的生成装置及生成方法，能够产生频率为50MHz-200MHz的高频时钟信号。

背景技术：

时钟信号是时序逻辑的基础，它用于决定逻辑单元的状态何时更新。在各种芯片中时钟信号通常用于同步电路扮演计数器的角色，在电路中发挥着至关重要的作用。

随着各种处理器和芯片运算速度的提高，电路对时钟信号的要求也在提高。首先，时钟频率在很多芯片的应用里要求越来越高，频率从原来的几兆提升到几十兆甚至上百兆。另外，高速处理器以及复杂的程序算法对时钟信号的频率稳定度的要求也在不断提高，从早期的50PPM(百万分之一)稳定度到现在的1PPM稳定，有些芯片要求0.1PPM或者更高的频率稳定度。

根据芯片对时钟信号的要求，现有在多处理器或芯片设计方案一直接使用高精度高频率的晶振产生时钟信号用来驱动后端芯片，如图1所示。现有方案二采用分频芯片或用FPGA把时钟信号一分多然后驱动后端芯片，如图2和图3所示。

如果芯片对驱动的时钟信号频率稳定度性能要求较低，可以直接使用低频晶振驱动后端芯片。但如果芯片对时钟信号频率稳定度要求比较高，如若直接使用高精度高频率晶振成本会比较高；为了有效降低实现成本，通常利用FPGA或倍频芯片把时钟信号一分为多使用，但如果后端需要时钟信号的处理器较多时，时钟扇出芯片产生的多路时钟有可能带载能力不够，所产生的时钟能量不足，会对后端一些对时钟信号要求高的芯片产生不利影响。

技术实现要素：

本发明提供一种高频时钟信号的生成装置及生成方法，能够产生频率为50MHz-200MHz的高频时钟信号，能够避免直接选择高频率晶振来驱动后端电路带来的成本增加；也有效提高了晶振驱动后端多个器件的驱动能力和稳定度。

为达到上述目的，本发明采用如下技术方案予以实现。

技术方案一：

一种高频时钟信号的生成装置，所述装置包括：电源、低频晶体振荡器、射极跟随器、倍频器、时钟扇出单元；所述电源与所述射极跟随器的集电极输入端连接；

所述晶体振荡器的输出端与所述射极跟随器的基极输入端连接，所述射极跟随器的射极输出端与所述倍频器的输入端连接，所述倍频器的输出端与所述时钟扇出单元的输入端连接，所述时钟扇出单元的各个扇出端作为高频时钟信号的输出端与各个数据处理设备对应连接。。

本发明技术方案一的特点和进一步改进为：

(1)所述低频晶体振荡器的晶振频率低于50MHz。

(2)所述低频晶体振荡器用于产生低频振荡信号，所述低频振荡信号作为初始时钟信号，并将所述初始时钟信号发送至所述射极跟随器；

所述射极跟随器用于对所述初始时钟信号进行功率放大，并输出功率放大后的时钟信号至倍频器；

所述倍频器用于对所述功率放大后的时钟信号的频率放大N倍，得到具有N倍频率的时钟信号，并将所述具有N倍频率的时钟信号发送至时钟扇出单元；N为正整数；

所述时钟扇出单元用于将所述具有N倍频率的时钟信号分为多路时钟信号输出到各个扇出端，从而为连接在对应扇出端的数据处理设备提供高频时钟信号。

技术方案二：

一种高频时钟信号的生成方法，所述方法应用于技术方案一所述的高频时钟信号的生成装置，所述方法包括：

获取低频振荡信号，所述低频振荡信号作为初始时钟信号，将所述初始时钟信号进行功率放大，得到功率放大后的时钟信号；

将所述功率放大后的时钟信号的频率放大N倍，得到具有N倍频率的时钟信号；

将所述具有N倍频率的时钟信号分为多路时钟信号输出到各个数据处理设备。

本发明技术方案二的特点和进一步的改进为：

所述低频振荡信号的频率低于50MHz。

本发明提出了一种降低时钟电路成本和提升稳定度的高频时钟信号的生成装置。低频晶振产生的时钟CLK信号经过射极跟随器进行电流和功率放大，先倍频后分频处理，然后提供给后端各个芯片。这样采用单晶振驱动的方法，相比直接选用高精度晶振，利用运算放大器和倍频器实现的成本优势明显，有效降低了电路实现成本。此外，经过射极跟随器的时钟信号带载能力明显得到增强，也使后端使用分频芯片产生时钟的处理器和电路工作更加稳定。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的现有技术方案一的晶振产生时钟直接驱动芯片示意图；

图2为本发明实施例提供的现有技术方案二的晶振产生时钟直接驱动芯片示意图一；

图3为本发明实施例提供的现有技术方案二的晶振产生时钟直接驱动芯片示意图二；

图4为本发明实施例提供的一种高频时钟信号的生成装置的结构示意图；

图5为本发明实施例提供的一种高频时钟信号的生成方法的流程示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种高频时钟信号的生成装置，如图4所示，所述装置包括：电源、低频晶体振荡器、射极跟随器、倍频器、时钟扇出单元；所述电源与所述射极跟随器的集电极输入端连接；

所述晶体振荡器的输出端与所述射极跟随器的基极输入端连接，所述射极跟随器的射极输出端与所述倍频器的输入端连接，所述倍频器的输出端与所述时钟扇出单元的输入端连接，所述时钟扇出单元的各个扇出端作为高频时钟信号的输出端与各个数据处理设备对应连接。

具体的，所述低频晶体振荡器的晶振频率低于50MHz。

进一步的，所述低频晶体振荡器用于产生低频振荡信号，所述低频振荡信号作为初始时钟信号，并将所述初始时钟信号发送至所述射极跟随器；

所述射极跟随器用于对所述初始时钟信号进行功率放大，并输出功率放大后的时钟信号至倍频器；

需要补充的是，射极跟随器的电压放大倍数接近于1，没有电压放大能力，但由于射极跟随器的深度负反馈作用，它输入电流很小，输出电流却得到放大，因此具有电流和功率的放大作用。此外，一般的射极跟随器的输出电阻在几十到几百欧左右，输出电阻小带负载能力就强，可以带阻抗比较小的负载，还可以进行阻抗匹配。加入射极跟随器后使它的高输入阻抗与前级晶振阻抗匹配，低输出阻抗和后端芯片处理器低输入阻抗匹配，起到缓冲作用，减小了前后级之间的影响。

所述倍频器用于对所述功率放大后的时钟信号的频率放大N倍，得到具有N倍频率的时钟信号，并将所述具有N倍频率的时钟信号发送至时钟扇出单元；N为正整数；

所述时钟扇出单元用于将所述具有N倍频率的时钟信号分为多路时钟信号输出到各个扇出端，从而为连接在对应扇出端的数据处理设备提供高频时钟信号。

本发明实施例提供一种高频时钟信号的生成方法，所述方法应用于上述实施例所述的高频时钟信号的生成装置，如图5所示，所述方法包括：

获取低频振荡信号，所述低频振荡信号作为初始时钟信号，将所述初始时钟信号进行功率放大，得到功率放大后的时钟信号；

将所述功率放大后的时钟信号的频率放大N倍，得到具有N倍频率的时钟信号；

将所述具有N倍频率的时钟信号分为多路时钟信号输出到各个数据处理设备。

所述低频振荡信号的频率低于50MHz。

本发明利用射极跟随器对低频晶振产生的时钟CLK信号进行电流和功率放大，增强时钟信号带载能力和后端电路工作稳定；利用单晶振驱动的方法，相比直接选用高精度晶振，具有明显的成本优势；同时，相比时钟直接倍频分频的电路，本发明提供的高频时钟生成装置对时钟信号对后端驱动能力和稳定度上有一定提高。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。