半导体器件的制作方法

本公开属于半导体
技术领域：
，具体而言，涉及一种半导体器件。
背景技术：
：为了实现更高的晶体管集成度，现有的半导体设计技术采用如图1所示的堆叠式半导体芯片，在图1中，半导体衬底100上形成有自下而上依次堆叠的半导体芯片101、102和103，半导体芯片101和半导体衬底100之间、半导体芯片102和半导体芯片101之间以及半导体芯片103和半导体芯片102之间通过引线键合元件(图1中用带有斜线的方框示出)进行连接，在半导体芯片102和半导体芯片101的内部，通过硅通孔(throughsiliconvia，TSV)104将所述半导体芯片内部的金属互连线和所述引线键合元件连接起来，从而实现如图1所示的堆叠式半导体芯片内部各层芯片之间的通信。然而，经过一定时间的使用，所述堆叠式半导体芯片内部的所述硅通孔性能将会退化，所述退化将会造成所述堆叠式半导体芯片的失效。由于具有多个所述硅通孔的堆叠式半导体芯片的制造成本很高，因此，避免所述多个硅通孔中的一个失效而导致整个堆叠式半导体芯片的失效是十分必要的。需要说明的是，在上述
背景技术：
部分实用新型的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。技术实现要素：根据本公开的一个方面，提供一种半导体器件，包括：多个主互连元件，配置为提供多条信号传输通道；冗余互连元件；以及逻辑控制电路，配置为若所述多个主互连元件中的任意两个或者以上主互连元件发生故障，则通过所述冗余互连元件提供信号传输通道以替换发生故障的主互连元件提供的两条或者以上信号传输通道。在本公开的一种示例性实施例中，所述多个主互连元件包括：第一主互连元件，配置为正常状态下，提供第一输入信号和第一输出信号之间的第一信号传输通道；第二主互连元件，配置为正常状态下，提供第二输入信号和第二输出信号之间的第二信号传输通道。在本公开的一种示例性实施例中，所述逻辑控制电路包括：输入转换电路，配置为若所述第一主互连元件和所述第二主互连元件同时发生故障，则根据所述第一输入信号和所述第二输入信号生成一电压信号至所述冗余互连元件；输出转换电路，配置为若所述第一主互连元件和所述第二主互连元件同时发生故障，则根据所述电压信号生成所述第一输出信号和所述第二输出信号。在本公开的一种示例性实施例中，所述电压信号包括第一电压信号、第二电压信号、第三电压信号和第四电压信号；其中，所述输入转换电路包括：控制子电路，配置为根据所述第一输入信号和所述第二输入信号生成第一选通信号、第二选通信号、第三选通信号和第四选通信号；分压子电路，配置为根据所述第一选通信号、所述第二选通信号、所述第三选通信号和所述第四选通信号选择所述第一至第四电压信号中的任意一个输出至所述冗余互连元件。在本公开的一种示例性实施例中，所述控制子电路包括：或门，所述或门的第一输入端用于接收所述第一输入信号，所述或门的第二输入端用于接收所述第二输入信号；第一非门，所述第一非门的输入端电连接所述或门的输出端，所述第一非门的输出端用于输出所述第一选通信号；第二非门，所述第二非门的输入端用于接收所述第二输入信号；异或门，所述异或门的第一输入端用于接收所述第一输入信号，所述异或门的第二输入端用于接收所述第二输入信号；第一与门，所述第一与门的第一输入端电连接所述第二非门的输出端，所述第一与门的第二输入端电连接所述异或门的输出端，所述第一与门的输出端用于输出所述第二选通信号；第三非门，所述第三非门的输入端用于接收所述第一输入信号；第二与门，所述第二与门的第一输入端电连接所述第三非门的输出端，所述第二与门的第二输入端电连接所述异或门的输出端，所述第二与门的输出端用于输出所述第三选通信号；第三与门，所述第三与门的第一输入端用于接收所述第一输入信号，所述第三与门的第二输入端用于接收所述第二输入信号，所述第三与门的输出端用于输出所述第四选通信号。在本公开的一种示例性实施例中，所述分压子电路包括：第一晶体管，所述第一晶体管的控制端用于接收所述第一选通信号，所述第一晶体管的第一端电连接至第一分压节点，所述第一晶体管的第二端用于输出所述第一电压信号；第二晶体管，所述第二晶体管的控制端用于接收所述第二选通信号，所述第二晶体管的第一端电连接至第二分压节点，所述第二晶体管的第二端用于输出所述第二电压信号；第三晶体管，所述第三晶体管的控制端用于接收所述第三选通信号，所述第三晶体管的第一端电连接至第三分压节点，所述第三晶体管的第二端用于输出所述第三电压信号；第四晶体管，所述第四晶体管的控制端用于接收所述第四选通信号，所述第四晶体管的第一端电连接至第四分压节点，所述第四晶体管的第二端用于输出所述第四电压信号。在本公开的一种示例性实施例中，所述输出转换电路包括：比较子电路，配置为接收所述冗余互连元件输出的所述电压信号，并将所述电压信号分别与第一参考信号、第二参考信号和第三参考信号比较以分别输出第一比较信号、第二比较信号和第三比较信号；抽样子电路，配置为根据所述第一比较信号、所述第二比较信号和所述第三比较信号生成所述第一输出信号和所述第二输出信号。在本公开的一种示例性实施例中，所述比较子电路包括：第一比较器，所述第一比较器的正相输入端用于接收所述电压信号，所述第一比较器的反相输入端用于接收所述第一参考信号，所述第一比较器的输出端用于输出所述第一比较信号；第二比较器，所述第二比较器的正相输入端用于接收所述电压信号，所述第二比较器的反相输入端用于接收所述第二参考信号，所述第二比较器的输出端用于输出所述第二比较信号；第三比较器，所述第三比较器的正相输入端用于接收所述电压信号，所述第三比较器的反相输入端用于接收所述第三参考信号，所述第三比较器的输出端用于输出所述第三比较信号。在本公开的一种示例性实施例中，所述抽样子电路包括：第四非门，所述第四非门的输入端电连接所述第一比较器的输出端，所述第四非门的输出端用于输出所述第二输出信号；异或非门，所述异或非门的第一输入端电连接所述第一比较器的输出端，所述异或非门的第二输入端电连接所述第二比较器的输出端，所述异或非门的第三输入端电连接所述第三比较器的输出端，所述异或非门的输出端用于输出所述第一输出信号。在本公开的一种示例性实施例中，还包括：第一输入复用器和第二输入复用器，配置为分别接收所述第一输入信号和所述第二输入信号，并在所述第一主互连元件和所述第二主互连元件同时发生故障时，分别将所述第一输入信号和所述第二输入信号输入至所述输入转换电路。在本公开的一种示例性实施例中，所述第一输入复用器和第二输入复用器还配置为若所述第一主互连元件和所述第二主互连元件均未发生故障，则将所述第一输入信号和所述第二输入信号分别输入至所述第一主互连元件和所述第二主互连元件。在本公开的一种示例性实施例中，所述第一输入复用器和第二输入复用器还配置为若所述第一主互连元件和所述第二主互连元件其中之一发生故障，则将发生故障的主互连元件对应的输入信号输入至所述冗余互连元件，同时将未发生故障的另一主互连元件对应的输入信号输入至所述另一主互连元件。在本公开的一种示例性实施例中，还包括：第一输出复用器和第二输出复用器，配置为若所述第一主互连元件和所述第二主互连元件同时发生故障，则分别接收并输出所述输出转换电路的第一输出信号和第二输出信号。在本公开的一种示例性实施例中，所述第一输出复用器和第二输出复用器还配置为若所述第一主互连元件和所述第二主互连元件均未发生故障，则分别接收并输出所述第一主互连元件和所述第二主互连元件的第一输出信号和第二输出信号。在本公开的一种示例性实施例中，所述第一输出复用器和第二输出复用器还配置为若所述第一主互连元件和所述第二主互连元件其中之一发生故障，则将发生故障的主互连元件对应的输出信号通过所述冗余互连元件接收，将未发生故障的另一主互连元件对应的输出信号通过所述另一主互连元件接收。在本公开的一种示例性实施例中，所述冗余互连元件设置于所述多个主互连元件之间。在本公开的一种示例性实施例中，所述多个主互连元件与所述冗余互连元件为硅通孔。附图说明通过结合附图考虑以下对本公开的优选实施方式的详细说明，本公开的各种目标、特征和优点将变得更加显而易见。附图仅为本公开的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：图1是相关技术中一种堆叠式半导体芯片的结构示意图；图2是相关技术中一种半导体器件的示意图；图3是相关技术中另一种半导体器件的示意图；图4是相关技术中又一种半导体器件的示意图；图5是示出根据本公开实施例的一种半导体器件的示意图；图6是示出根据本公开实施例的一种控制子电路的电路示意图；图7是示出根据本公开实施例的一种分压子电路的电路示意图；图8是示出根据本公开实施例的一种输出转换电路的电路示意图；图9是示出根据本公开实施例的一种比较子电路的信号电平示意图；图10是示出根据本公开实施例的一种控制子电路的示意图；图11是示出根据本公开实施例的一种分压子电路的示意图；图12是示出根据本公开实施例的一种输出转换电路的示意图；图13是示出根据本公开实施例的一种半导体器件的状态示意图；图14是示出根据本公开实施例的另一种半导体器件的状态示意图。具体实施方式体现本公开特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本公开能够在不同的实施例上具有各种的变化，其皆不脱离本公开的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本公开。在对本公开的不同示例性实施方式的下面描述中，参照附图进行，所述附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构、系统和步骤。应理解，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。在堆叠形式的3D集成电路例如堆叠的存储器3D集成电路，通常利用硅通孔(TSV)与其他堆叠层互连通信，在制造和绑定过程中TSV出现故障的可能性非常大，所以大多以TSV冗余机制(RedundantTSV)来屏蔽故障的TSV。相关技术中的TSV冗余机制主要有如下图2-4中几种。图2是相关技术中一种半导体器件的示意图。如图2所示，正常状态下，四个输入信号IN0-IN3和相应的四个输出信号OUT0-OUT3之间通过TSV0-TSV3形成的四条传输通道来传输，当TSV0-TSV3中的任意两个发生故障时，可以通过重新路由分配(Reroutereconfiguration)，通过两个Red.TSV(即冗余TSV)来替代相应的发生故障的TSV。图3是相关技术中另一种半导体器件的示意图。如图3所示，正常状态下，三个输入信号IN1-IN3和相应的三个输出信号OUT1-OUT3之间通过。TSV0-TSV5形成五条传输通道。图3中，TSV0-TSV5两两可以互为彼此的冗余TSV，但是控制电路实现起来很复杂。图4是相关技术中又一种半导体器件的示意图。如图4所示，正常状态下，四个输入信号IN0-IN3和相应的四个输出信号OUT0-OUT3之间通过TSV0-TSV3形成的四条传输通道来传输，当TSV0-TSV3中的任意一个发生故障时，可以通过自冗余重分配(self-redundancyreconfiguration)，通过一个Red.TSV来替代相应的发生故障的TSV。但是，上述相关技术中的TSV冗余机制大多需要较多的硬件控制开销(hardwarecontroloverhead)，而且当TSV发生故障时，由于冗余TSV设置在旁边，会造成传输路径延迟增加，降低信号传输的可靠度。图5是示出根据本公开实施例的一种半导体器件的示意图。如图5所示，本实用新型实施方式提供的半导体器件500可以包括至少一组互连元件，图示中假设为N组，其中N为大于等于1的正整数。这里以第一组互连元件1为例进行说明。在示例性实施例中，第一组互连元件1可以包括：多个主互连元件，所述多个主互连元件可以配置为提供多条信号传输通道；冗余互连元件Red.TSV；以及逻辑控制电路，所述逻辑控制电路可以配置为若所述多个主互连元件中的任意两个或者以上主互连元件发生故障，则可以通过冗余互连元件Red.TSV提供信号传输通道以替换发生故障的主互连元件提供的两条或者以上信号传输通道。在示例性实施例中，所述多个主互连元件与所述冗余互连元件可以均为硅通孔。本实用新型实施例中，以第一组互连元件1包括两个主互连元件(图示中的第一主互连元件TSV0和第二主互连元件TSV1)为例进行举例说明，但本实用新型并不限定于此。各组互连元件中包括的主互连元件的数目可以根据具体应用场景来确定。其中，第一主互连元件TSV0可以配置为正常状态(即TSV0未发生故障)下，提供第一输入信号IN1和第一输出信号OUT1之间的第一信号传输通道。其中，第二主互连元件TSV1可以配置为正常状态(即TSV1未发生故障)下，提供第二输入信号IN2和第二输出信号OUT2之间的第二信号传输通道。继续参考图5所示实施例，所述逻辑控制电路可以包括输入转换电路501和输出转换电路502。其中，输入转换电路501可以配置为若第一主互连元件TSV0和第二主互连元件TSV1同时发生故障，则可以根据所述第一输入信号IN1和所述第二输入信号IN2生成一电压信号Vout至冗余互连元件Red.TSV。其中，输出转换电路502可以配置为若第一主互连元件TSV0和第二主互连元件TSV1同时发生故障，则可以根据所述电压信号Vout生成所述第一输出信号OUT1和所述第二输出信号OUT2。如图5所示，半导体器件500还可以包括第一输入复用器503和第二输入复用器504。其中，所述第一输入复用器503和第二输入复用器504可以配置为若所述第一主互连元件TSV0和所述第二主互连元件TSV1均未发生故障，则将所述第一输入信号IN1和所述第二输入信号IN2分别输入至所述第一主互连元件TSV0和所述第二主互连元件TSV1。继续参考图5，半导体器件500还可以包括第一输出复用器505和第二输出复用器506。其中，所述第一输出复用器505和第二输出复用器506可以配置为若所述第一主互连元件TSV0和所述第二主互连元件TSV1均未发生故障，则分别接收并输出所述第一主互连元件TSV0和所述第二主互连元件TSV1的第一输出信号OUT1和第二输出信号OUT2。在示例性实施例中，所述冗余互连元件Red.TSV可以设置于所述多个主互连元件之间。例如，图5中，冗余互连元件Red.TSV可以设置于第一主互连元件TSV0和所述第二主互连元件TSV1之间，这样，当第一主互连元件TSV0和所述第二主互连元件TSV1中的任意一个发生故障，或者两者同时发生故障时，通过冗余互连元件Red.TSV来传输两个输入信号IN1和IN2时，可以降低传输路径延迟，并增加信号传输的可靠度。在示例性实施例中，所述电压信号Vout可以包括第一电压信号Vout0、第二电压信号Vout1、第三电压信号Vout2和第四电压信号Vout3。其中，所述输入转换电路501可以进一步包括：控制子电路，所述控制子电路可以配置为根据所述第一输入信号IN1和所述第二输入信号IN2生成第一选通信号S0、第二选通信号S1、第三选通信号S2和第四选通信号S3；分压子电路，所述分压子电路可以配置为根据所述第一选通信号S0、所述第二选通信号S1、所述第三选通信号S2和所述第四选通信号S3选择所述第一至第四电压信号Vout0-Vout3中的任意一个输出至所述冗余互连元件Red.TSV。具体的描述参见下面的实施例。在示例性实施例中，所述输出转换电路502可以进一步包括：比较子电路，所述比较子电路可以配置为接收所述冗余互连元件Red.TSV输出的所述电压信号Vout，并将所述电压信号Vout分别与第一参考信号Vref_1/2、第二参考信号Vref_upper和第三参考信号Vref_lower比较以分别输出第一比较信号C1、第二比较信号C2和第三比较信号C3；抽样子电路，配置为根据所述第一比较信号C1、所述第二比较信号C2和所述第三比较信号C3生成所述第一输出信号OUT1和所述第二输出信号OUT2。具体的描述参见下面的实施例。在示例性实施例中，所述半导体器件可以为堆叠式的存储器件，所述堆叠式的存储器件可以包括沿着垂直方向上依次堆叠的多层半导体芯片，所述半导体芯片例如可以为DRAM(DynamicRandomAccessMemory，动态随机存取存储器)芯片，但本实用新型并不限定于此。其中，各层DRAM芯片之间可以通过TSV互连通信。本实用新型实施方式提供的半导体器件，通过逻辑控制电路，可以实现在多个主互连元件中的任意两个或者以上主互连元件发生故障时，通过冗余互连元件提供信号传输通道以替换发生故障的主互连元件提供的两条或者以上信号传输通道，一方面，可以降低整个半导体器件的硬件控制开销；另一方面，可以减小冗余TSV占据半导体器件的面积，并可以降低生产成本。在另一些实施例中，还通过将冗余TSV设置于主TSV之间，例如对称TSV冗余机制架构来屏蔽故障的主TSV，且配合逻辑控制电路，可以允许相邻两个TSV同时发生故障，当将其应用于堆叠式的存储器3D集成电路时，可以降低信号传输路径，增加信号传输的可靠度。图6是示出根据本公开实施例的一种控制子电路的电路示意图。如图6所示，所述控制子电路600可以包括：或门601，所述或门601的第一输入端可以用于接收所述第一输入信号IN1，所述或门601的第二输入端可以用于接收所述第二输入信号IN2；第一非门602，所述第一非门602的输入端可以电连接所述或门601的输出端，所述第一非门602的输出端可以用于输出所述第一选通信号S0；第二非门603，所述第二非门603的输入端可以用于接收所述第二输入信号IN2；异或门604，所述异或门604的第一输入端可以用于接收所述第一输入信号IN1，所述异或门604的第二输入端可以用于接收所述第二输入信号IN2；第一与门605，所述第一与门605的第一输入端可以电连接所述第二非门603的输出端，所述第一与门605的第二输入端可以电连接所述异或门604的输出端，所述第一与门605的输出端可以用于输出所述第二选通信号S1；第三非门606，所述第三非门606的输入端可以用于接收所述第一输入信号IN1；第二与门607，所述第二与门607的第一输入端可以电连接所述第三非门606的输出端，所述第二与门607的第二输入端可以电连接所述异或门604的输出端，所述第二与门607的输出端可以用于输出所述第三选通信号S2；第三与门608，所述第三与门608的第一输入端可以用于接收所述第一输入信号IN1，所述第三与门608的第二输入端可以用于接收所述第二输入信号IN2，所述第三与门的输出端可以用于输出所述第四选通信号S3。即，本实用新型实施例中：S0＝NOT(IN2ORIN1)S1＝NOT(IN2)AND(IN2XORIN1)S2＝NOT(IN1)AND(IN2XORIN1)S3＝IN2ANDIN1其中，NOT表示非门，OR表示或门，AND表示与门，XOR表示异或门。图7是示出根据本公开实施例的一种分压子电路的电路示意图。如图7所示，所述分压子电路700可以包括：第一晶体管701，所述第一晶体管701的控制端可以用于接收所述第一选通信号S0，所述第一晶体管701的第一端可以电连接至第一分压节点n1，所述第一晶体管701的第二端可以用于输出所述第一电压信号Vout0；第二晶体管702，所述第二晶体管702的控制端可以用于接收所述第二选通信号S1，所述第二晶体管702的第一端可以电连接至第二分压节点n2，所述第二晶体管702的第二端可以用于输出所述第二电压信号Vout1；第三晶体管703，所述第三晶体管703的控制端可以用于接收所述第三选通信号S2，所述第三晶体管703的第一端可以电连接至第三分压节点n3，所述第三晶体管703的第二端可以用于输出所述第三电压信号Vout2；第四晶体管704，所述第四晶体管704的控制端可以用于接收所述第四选通信号S3，所述第四晶体管704的第一端可以电连接至第四分压节点n4，所述第四晶体管704的第二端可以用于输出所述第四电压信号Vout3。继续参考图7，所述分压子电路700还可以包括电源电压Vdd以及顺次串联的分压电阻R1-R5，其中，电阻R1的第一端可以电连接电源电压Vdd，电阻R1的第二端和电阻R2的第一端可以连接于第一分压节点n1，电阻R2的第二端和电阻R3的第一端可以连接于第二分压节点n2，电阻R3的第二端和电阻R4的第一端可以连接于第三分压节点n3，电阻R4的第二端和电阻R5的第一端可以连接于第四分压节点n4，电阻R5的第二端可以接地。本实用新型实施例中，根据分压公式可知：Vout0＝Vdd*(R2+R3+R4+R5)/(R1+R2+R3+R4+R5)Vout1＝Vdd*(R3+R4+R5)/(R1+R2+R3+R4+R5)Vout2＝Vdd*(R4+R5)/(R1+R2+R3+R4+R5)Vout3＝Vdd*R5/(R1+R2+R3+R4+R5)由上述公式可知，所述第一电压信号Vout0大于所述第二电压信号Vout1，所述第二电压信号Vout1大于所述第三电压信号Vout2，所述第三电压信号Vout2大于所述第四电压信号Vout3，即Vout0>Vout1>Vout2>Vout3。具体的各分压电阻的阻值和电源电压的大小可以根据应用场景来确定。本实用新型实施例中，第一晶体管至第四晶体管701-704均可以为NMOS晶体管，高电平导通。但本实用新型并不限定于此，在其他实施例中，第一晶体管至第四晶体管701-704也可以均为PMOS晶体管，此时为低电平导通，可以相应的改变所述控制子电路的电路结构。或者，在一些实施例中，第一晶体管至第四晶体管701-704中部分为NMOS晶体管，部分为PMOS晶体管。当第一晶体管至第四晶体管701-704均为NMOS晶体管时，各NMOS晶体管的控制端可以为相应晶体管的栅极，第一端可以为相应晶体管的源极，第二端可以为相应晶体管的漏极；或者，第一端可以为相应晶体管的漏极，第二端可以为相应晶体管的源极。图8是示出根据本公开实施例的一种输出转换电路的电路示意图。如图8所示，所述输出转换电路800可以包括：比较子电路810，所述比较子电路810可以配置为接收所述冗余互连元件Red.TSV输出的所述电压信号Vout(Vout0-Vout3中其中之一)作为其输入电压Vin，并将所述电压信号Vout分别与第一参考信号Vref_1/2、第二参考信号Vref_upper和第三参考信号Vref_lower比较以分别输出第一比较信号C1、第二比较信号C2和第三比较信号C3；抽样子电路820，所述抽样子电路820可以配置为根据所述第一比较信号C1、所述第二比较信号C2和所述第三比较信号C3生成所述第一输出信号OUT1和所述第二输出信号OUT2。继续参考图8，所述比较子电路810可以进一步包括：第一比较器811，所述第一比较器811的正相输入端可以用于接收所述电压信号Vout，所述第一比较器811的反相输入端可以用于接收所述第一参考信号Vref_1/2，所述第一比较器811的输出端可以用于输出所述第一比较信号C1；第二比较器812，所述第二比较器812的正相输入端可以用于接收所述电压信号Vout，所述第二比较器812的反相输入端可以用于接收所述第二参考信号Vref_upper，所述第二比较器812的输出端可以用于输出所述第二比较信号C2；第三比较器813，所述第三比较器813的正相输入端可以用于接收所述电压信号，所述第三比较器813的反相输入端可以用于接收所述第三参考信号Vref_lower，所述第三比较器813的输出端可以用于输出所述第三比较信号C3。本实用新型实施例中，所述第二参考信号Vref_upper大于所述第一参考信号Vref_1/2，所述第一参考信号Vref_1/2大于所述第三参考信号Vref_lower，即Vref_upper>Vref_1/2>Vref_lower。其中，对于各比较器，若正相输入端的电压大于反相输入端的电压，则输出为高电平；反之，若正相输入端的电压小于反相输入端的电压，则输出为低电平。在图8所示实施例中，所述抽样子电路820可以进一步包括：第四非门821，所述第四非门821的输入端可以电连接所述第一比较器811的输出端，所述第四非门821的输出端可以用于输出所述第二输出信号OUT2；异或非门822，所述异或非门822的第一输入端可以电连接所述第一比较器811的输出端，所述异或非门822的第二输入端可以电连接所述第二比较器812的输出端，所述异或非门822的第三输入端可以电连接所述第三比较器813的输出端，所述异或非门822的输出端可以用于输出所述第一输出信号OUT1。即，本实用新型实施例中：OUT2＝NOT(C1)OUT1＝NOT(C1XORC2XORC3)其中，NOT表示非门，XOR表示异或门。图9是示出根据本公开实施例的一种比较子电路的信号电平示意图。如图9所示，假设所述第一比较器至所述第三比较器811-813输出为高电平VH时为1.2V，输出为低电平VL时为0V，并假设所述第二参考信号Vref_upper＝0.9V，所述第一参考信号Vref_1/2＝0.6V，所述第三参考信号Vref_lower＝0.3V。同时，假设Vout0>0.9V，0.6V<Vout1<0.9V，0.3V<Vout2<0.6V，Vout3<0.3V，则可以获得如下表1中所述控制子电路的输入输出关系：表1IN2IN1S0S1S2S3001000010100100010110001类似的，可以获得如下表2所述的分压子电路的输入输出关系：表2S0S1S2S3Vout1000Vout00100Vout10010Vout20001Vout3还可以获得如下表3所述的比较子电路的输入输出关系：表3VinC1C2C3Vout0111Vout1101Vout2001Vout3000同理，可以获得如下表4所述的抽样子电路的输入输出关系：表4C1C2C3OUT2OUT111100101010011000011由以上表格可知，本实用新型实施方式提供的半导体器件能够保证数据的正确传输。需要说明的是，本实用新型实施例中，1代表输入或者输出的为高电平，0代表输入或者输出的为低电平。但本实用新型并不限定于此。图10-12以一个具体的实例对上述控制子电路、分压子电路和输出转换电路进行示例说明。这里假设第一组互连元件中第一主互连元件TSV0和第二主互连元件TSV1同时发生了故障，则启动所述输入转换电路和所述输出转换电路。例如，IN1＝0，IN2＝1，控制子电路的S2为高电平，从而会将分压子电路的第三NMOS开启(turnon)，Vout2输出到Red.TSV，Red.TSV将Vout2输入至比较子电路的Vin，通过三个比较器对Vout2进行比较分级，最后再通过抽样子电路还原成两个bits(OUT1，OUT2)。图13是示出根据本公开实施例的一种半导体器件的状态示意图。如图13所示，与图5所示实施例相比，其不同之处在于，第一组互连元件1的第一输入复用器503和第二输入复用器504还可以配置为分别接收所述第一输入信号IN1和所述第二输入信号IN2，并在所述第一主互连元件TSV0和所述第二主互连元件TSV1同时发生故障时，分别将所述第一输入信号IN1和所述第二输入信号IN2输入至所述输入转换电路501。继续参考图13，第一组互连元件1的第一输出复用器505和第二输出复用器506还可以配置为若所述第一主互连元件TSV0和所述第二主互连元件TSV1同时发生故障，则分别接收并输出所述输出转换电路502的第一输出信号OUT1和第二输出信号OUT2。图14是示出根据本公开实施例的另一种半导体器件的状态示意图。如图14所示，与图5所示实施例相比，其不同之处在于，所述第一输入复用器503和第二输入复用器504还可以配置为若所述第一主互连元件TSV0和所述第二主互连元件TSV1其中之一发生故障，则将发生故障的主互连元件对应的输入信号输入至所述冗余互连元件，同时将未发生故障的另一主互连元件对应的输入信号输入至所述另一主互连元件。继续参考图14，所述第一输出复用器505和第二输出复用器506还可以配置为若所述第一主互连元件TSV0和所述第二主互连元件TSV1其中之一发生故障，则将发生故障的主互连元件对应的输出信号通过所述冗余互连元件接收，将未发生故障的另一主互连元件对应的输出信号通过所述另一主互连元件接收。例如，假设第一组互连元件1的第一主互连元件TSV0发生故障(图示中以“X”表示)，则第一输入复用器503将第一输入信号IN1输入至冗余互连元件Red.TSV，并通过冗余互连元件Red.TSV传输至第一输出复用器505，从而输出第一输出信号OUT1。再例如，假设第N组互连元件N的第二主互连元件TSV1发生故障(图示中以“X”表示)，则第二输入复用器504将第二输入信号IN2输入至冗余互连元件Red.TSV，并通过冗余互连元件Red.TSV传输至第二输出复用器506，从而输出第二输出信号OUT2。即，若一组互连元件中，若只有一条主互连元件发生故障，则没有故障的主互连元件对应的输入信号通过原始的主互连元件传输，有故障的主互连元件对应的输入信号通过中间的冗余互连元件传输，此处可以bypass输入和输出转换电路，即在两个或者以上主互连元件同时发生故障时使用输入和输出转换电路。需要说明的是，上述实施例中均以一组互连元件包括两个主互连元件为例进行说明，但本实用新型并不限定于此，一组互连元件还可以包括两个以上主互连元件，例如，假设一组互连元件包括三个主互连元件，此时输入三个信号IN1-IN3，则输入转换电路中的控制子电路可以根据输入的IN1-IN3输出8个选通信号S0-S7，这8个选通信号的高电平一一对应于IN1-IN3的输入状态，根据8个选通信号S0-S7的高电平，可以相应导通输入转换电路中的分压子电路，选择八个电压信号Vout0-Vout7中的任意一个至冗余互连元件，冗余互连元件将该被选择的电压信号输入至比较子电路中，设置相应级数的比较器则可以将这八个电压信号分级比较开来，最后再通过相应设置的抽样子电路将其还原为3个bits(OUT1，OUT2，OUT3)。此外，上述实施例中给出的输入转换电路和输出转换电路仅用于举例说明，可以对其进行任意的结构变形，只要能够实现本实用新型的目的即可。以上详细地描述和/或图示了本公开提出的半导体器件的示例性实施方式。但本公开的实施方式不限于这里所描述的特定实施方式，相反，每个实施方式的组成部分和/或步骤可与这里所描述的其它组成部分和/或步骤独立和分开使用。一个实施方式的每个组成部分和/或每个步骤也可与其它实施方式的其它组成部分和/或步骤结合使用。在介绍这里所描述和/或图示的要素/组成部分/等时，用语“一个”、“一”和“上述”等用以表示存在一个或多个要素/组成部分/等。术语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。此外，权利要求书及说明书中的术语“第一”和“第二”等仅作为标记使用，不是对其对象的数字限制。虽然已根据不同的特定实施例对本公开提出的半导体器件进行了描述，但本领域技术人员将会认识到可在权利要求的精神和范围内对本公开的实施进行改动。当前第1页1 2 3