层叠半导体器件和印刷电路板的制作方法
【专利摘要】公开了层叠半导体器件和印刷电路板。第一半导体封装的中介层包括用于第二半导体元件的电源配线，所述电源配线包括设置在一个表层中的焊盘和设置在内层中并且电连接到所述焊盘的电源图案，所述电源配线还包括设置在另一个表层中的并且并行地电连接到电源图案的数目比所述焊盘的数目多的焊盘。在层叠半导体器件中，这种结构能够改善到第二半导体元件的电源的品质，从而在防止由印刷配线板的电源配线中的电源路径的弯曲或者由连接间隔的偏差引起的电感的增大的同时确保信号处理操作。
【专利说明】层叠半导体器件和印刷电路板
【技术领域】
[0001]本发明涉及其中层叠半导体封装的层叠半导体器件，和包括所述层叠半导体器件的印刷电路板。
【背景技术】
[0002]近年来，随着电子设备的精密化和小型化，对电子设备中使用的精密并且小型化的电子组件和半导体器件的需求一直在不断增长。作为实现高引脚数并且小型化的半导体器件的结构，已知一种称为“球栅阵列(BGA)”的半导体封装。为了进一步小型化，已知一种称为“层叠封装(PoP)”的层叠半导体器件，其中例如包括存储半导体元件的半导体封装被层叠在包括逻辑半导体元件的半导体封装上。
[0003]层叠半导体器件的有利之处在于:即使当电极端子的数目增大时，也能够通过层叠半导体封装来减小安装面积的比例，即，小型化成为可能。半导体封装的层叠适合于高速传输，这是因为与平面布置相比，信号配线距离被缩短。于是在未来，势必在电子设备中更频繁地采用层叠半导体器件。另一方面，为了支持电子设备的高速运行，半导体元件的工作频率变得越来越高。
[0004]在诸如数百MHz以上之类的高频处实现半导体元件的信号操作要求改善向半导体元件供电的电源的高频特性以稳定工作频率处的电位。为了实现这一点，印刷配线板的电源配线需要在对应的工作频率区域中具有低的电感。
[0005]作为降低印刷配线板的电源配线的电感的常规方法，日本专利申请公开N0.2009-182087描述彼此相邻地布置电源配线和接地配线，或者设置多个配线。在日本专利申请公开N0.2009-182087中，配线层用连接导体连接，并且彼此相邻地布置电源连接导体和接地连接导体，从而增大互感。此外，布置多个电源连接导体和多个接地连接导体，从而减小自感。结果，通过从自感中减去互感而获得的电源配线和接地配线的合成电感被减小。
[0006]但是，在日本专利申请公开N0.2009-182087中描述的技术并不总是足以进一步减小电感。
[0007]在通常的层叠半导体器件中，在下部的第一印刷配线板中，形成向位于下级的第一半导体元件和位于上级的第二半导体元件供电的电源配线，并从母板供给电力。由于第一半导体元件要被安装在第一印刷配线板上，因此需要在避开第一半导体元件的位置处，设置第一印刷配线板和上部的第二印刷配线板的连接部分。在这种情况下，在第一印刷配线板中，用于第二印刷配线板的连接焊盘之间的间隔和用于母板的连接焊盘之间的间隔并不总是彼此相等。类似地，当从上方投影时，用于第二印刷配线板的连接焊盘的位置和用于母板的连接焊盘的位置并不总是彼此相同。从而，连接第一印刷配线板的第一表层和第二表层的电源配线的路径被弯曲。弯曲的电源配线可能是电源配线的自感增大的原因。
[0008]供在层叠半导体器件中使用的印刷配线板通常由核心层和组建层(build-uplayer)组成。就其中在核心层的通路(via)上方紧接着连接组建层的通路的印刷配线板来说，产量低，而成本高。于是，必须偏移连接组建层的通路的位置，和连接核心层的通路的位置。从而，电源配线的路径被弯曲，同样地，这可能是自感增大的原因。
[0009]另一方面，一种可设想的减小向第二半导体元件供电的电源配线的自感的方法是增大在母板侧的第一印刷配线板的电源焊盘的数目，以便增大供电路径的数目。不过，在这种结构中，难以引出上面安装层叠半导体器件的母板的表层的信号配线。
【发明内容】
[0010]于是，本发明的目的是在确保母板的配线能力的同时改善到第二半导体元件的电源的品质以稳定第二半导体元件的信号处理操作。
[0011]按照本发明的一个实施例的层叠半导体器件包括:第一半导体封装；和通过焊料接合部分被层叠在第一半导体封装上的第二半导体封装，第一半导体封装包括:第一半导体元件；和上面安装第一半导体元件的第一印刷配线板，第一印刷配线板包括:设置在第一印刷配线板的第一表层中的、用于建立到层叠半导体器件的外部的连接的第一电源输入焊盘；设置在第一印刷配线板的第二半导体封装侧的第二表层中的、用于建立到第二半导体封装的连接的第一电源输出焊盘，第二表层位于第一表层的里侧；和设置在介于第一表层和第二表层之间的第一内层中的、并且电连接到第一电源输入焊盘和第一电源输出焊盘的第一电源图案(pattern)，第二半导体封装包括:第二半导体元件；和上面安装第二半导体元件的第二印刷配线板，第二印刷配线板包括设置在第二印刷配线板的第一半导体封装侧的第三表层中的、用于通过焊料接合部分建立到第一电源输出焊盘的连接的第二电源输入焊盘，第二电源输入焊盘连接到第二半导体元件的第一电源端子，其中，连接到第一电源图案的第一电源输出焊盘的数目大于连接到第一电源图案的第一电源输入焊盘的数目。
[0012]借助这种结构，能够在确保母板的配线能力的同时改善到第二半导体元件的电源的品质以稳定第二半导体元件的信号处理操作。
[0013]参考附图，根据示例性实施例的以下说明，本发明的其它特征将变得清楚。
【专利附图】
【附图说明】
[0014]图1是图解说明按照本发明的第一实施例的印刷电路板的示意结构的截面图。
[0015]图2是按照第一实施例的印刷电路板的示意图。
[0016]图3是图解说明按照第一实施例的第一中介层(interposer)的各层的透视图。
[0017]图4A、图4B、图4C和图4D是图解说明按照第一实施例的第一中介层的各层的平面图。
[0018]图5是按照本发明的第二实施例的印刷电路板的示意图。
[0019]图6A、图6B、图6C和图6D是图解说明按照第二实施例的第一中介层的各层的平面图。
[0020]图7是图解说明按照本发明的示例I的电源配线的透视图。
[0021]图8是图解说明按照本发明的示例2的电源配线的透视图。
[0022]图9是图解说明按照本发明的比较示例I的电源配线的透视图。
[0023]图10是按照本发明的第三实施例的印刷电路板的示意图。
[0024]图11A、图11B、图1lC和图1lD是图解说明按照第三实施例的第一中介层的各层的平面图。
[0025]图12是图解说明按照本发明的示例3的电源配线的透视图。
[0026]图13是按照本发明的第四实施例的印刷电路板的示意图。
[0027]图14A、图14B、图14C和图14D是图解说明按照第四实施例的第一中介层的各层的平面图。
[0028]图15是按照本发明的第五实施例的印刷电路板的示意图。
[0029]图16A、图16B、图16C和图16D是图解说明按照第五实施例的第一中介层的各层的平面图。
【具体实施方式】
[0030]现在参考附图，详细说明本发明的实施例。
[0031](第一实施例)
[0032]图1是图解说明按照本发明的第一实施例的包括层叠半导体器件的印刷电路板的示意结构的截面图。图2是按照本发明的第一实施例的包括层叠半导体器件的印刷电路板的不意图。
[0033]印刷电路板100包括层叠半导体器件200，和上面安装层叠半导体器件200的母板500。层叠半导体器件200是具有层叠封装(PoP)结构的层叠半导体封装。层叠半导体器件200包括作为第一半导体封装的下部半导体封装300和作为第二半导体封装的上部半导体封装400，半导体封装400层叠在半导体封装300上。
[0034]半导体封装300包括作为第一半导体元件的下部半导体元件301，和作为第一印刷配线板的下部中介层302 (第一中介层)。半导体封装400包括作为第二半导体元件的上部半导体元件401，和作为第二印刷配线板的上部中介层402 (第二中介层)。在平面图中，中介层302和402各自是矩形多层基板。在第一实施例中，中介层302是利用核心层325和在核心层325的上下表面形成的组建层326和327，由4个导体层构成的多层基板。半导体元件301例如是系统LSI。半导体元件401例如是存储器。在第一实施例中，半导体元件301和401被配置成通过被供给相同的电源电压(第一电源电压)而工作，并且分别具有电源端子311和411。
[0035]在中介层302中，形成有作为第一表层的表层321，在第一表层的相对侧的作为第二表层的表层322,和布置在表层321和322之间的作为第一内层和第二内层的内层323和324。层321-324是其中布置导体的导体层。具体地，第一层是表层322，第二层是内层323，第三层是内层324，第四层是表层321。在各层之间形成由诸如环氧玻璃材料之类的绝缘体333组成的绝缘层。注意，在中介层402中，作为其中布置导体的导体层，形成有作为第三表层的表层421,作为第四表层的表层422,及布置在表层421和422之间的内层。
[0036]在第一实施例中，在核心层325的表面上形成中介层302的内层323和324，在组建层326和327的表面上形成表层321和322。
[0037]中介层302的表层321与作为母板500的安装表面的表层521相对。中介层302的表层322与中介层402的表层421相对。
[0038]半导体元件301安装在中介层302的表层322上。半导体元件401安装在中介层402的表层422上。[0039]中介层302包括布置在表层321中的多个连接导体焊盘331。导体焊盘331按第一节距(pitch)被布置成阵列。母板500包括与导体焊盘331相对地布置在表层521中的数目对应于导体焊盘331的多个导体焊盘531。类似于导体焊盘331，导体焊盘531按第一节距被布置成阵列。
[0040]中介层302包括在避开半导体元件301的位置处布置在表层322中的多个连接导体焊盘332。导体焊盘332按与第一节距不同的第二节距被布置成阵列。中介层402包括与导体焊盘332相对地布置在表层421中的数目对应于导体焊盘332的多个连接导体焊盘431。类似于导体焊盘332，导体焊盘431按第二节距被布置成阵列。
[0041]通过利用作为接合导体的焊料球600来把相对的导体焊盘332和431接合在一起，半导体封装400被层叠在半导体封装300上。随后，通过利用作为接合导体的焊料球700来把相对的导体焊盘331和531接合在一起，层叠半导体器件200被安装在母板500上。
[0042]中介层302包括作为第一电源配线的半导体元件401用电源配线340，和半导体元件301用电源配线350。电源配线340被布置成从表层321延伸到表层322。因而，电源配线340从表层322侧(第二表层侧),输出从表层321侧(第一表层侧)，即，从母板500输入的电源电压(第一电源电压)。按照这种方式，电源配线340能够通过中介层402，把从母板500供给的电源电压提供给半导体元件401的电源端子411。
[0043]电源配线350被布置成从表层321延伸到表层322。因而，电源配线350能够从表层322侧，输出从表层321侧，即，从母板500输入的电源电压(第一电源电压)，并把所述电源电压提供给半导体元件301的电源端子311。
[0044]在第一实施例中，独立于电源配线340设置电源配线350。从而，能够防止在电源配线340中生成的电源噪声传播到电源配线350，并能够防止在电源配线350中生成的电源噪声传播到电源配线340。
[0045]图3是图解说明中介层302的各层的透视图。图4A-图4D是图解说明中介层302的各层的平面图。图4A图解说明作为第一层的表层322，图4B图解说明作为第二层的内层323，图4C图解说明作为第三层的内层324，而图4D图解说明作为第四层的表层321。
[0046]电源配线340包括作为第一电源输入焊盘的多个焊盘341 (341p3412)，焊盘341(341:、3412)是设置在表层321中的导体焊盘331的一部分并用于从层叠半导体器件200外部输入电力。电源配线340还包括作为第一电源输出焊盘的多个焊盘342 (3421、3422、3423)，焊盘342 (3421、3422、3423)是设置在表层322中的导体焊盘332的一部分。电源配线340还包括设置在内层323中的作为第一电源图案的电源图案343，内层323是第一内层。
[0047]在第一实施例中，焊盘342的数目大于焊盘341的数目。在图3和图4A-图4D中，焊盘341的数目为2，而焊盘342的数目为3，其大于焊盘341的数目。
[0048]焊盘341jP3412通过组建层326的电源通路344、核心层325的电源通路345等，并行地电连接到电源图案343。焊盘342:、3422和3423通过组建层327的电源通路346等，并行地电连接到电源图案343。换句话说，焊盘34^和3412及焊盘342p3422和3423通过电源图案343等相互电连接。
[0049]下面，酌情把焊盘341:和3412称为“第一电源焊盘”，把焊盘342:和3422称为“第二电源焊盘”，而把焊盘3423称为“第三电源焊盘”。在第一实施例中，对应于第一电源焊盘341:设置第二电源焊盘3421;对应于第一电源焊盘3412设置第二电源焊盘3422。然后，电源图案343设置在内层323中，第三电源焊盘3423设置在表层322中。第一和第二电源焊盘和3422被电连接到电源图案343的两个端部。然后，第三电源焊盘3423被电连接到在电源图案343的两个端部之间的区域(例如，在中央部分)。
[0050]利用作为接合导体的焊料球700，焊盘34h和3412被接合到作为母板500的导体焊盘531的一部分的导体焊盘541(图2)。利用作为接合导体的焊料球600，焊盘3421、342a和3423被接合到作为中介层402的导体焊盘431的一部分的导体焊盘441 (图2)。按照这种方式，从母板500的导体焊盘541供给的DC电压通过电源配线340，被提供给半导体元件401的电源端子411。
[0051]在第一实施例中，焊盘342在避开半导体元件301的同时被布置在表层322的周缘。然后，电源图案343被布置在不与通过把半导体元件301投影到内层323上而获得的投影区域重叠的位置处。焊盘341被布置在不与通过把半导体元件301投影到表层321上而获得的投影区域重叠的位置处。
[0052]另一方面，电源配线350包括作为电源输入焊盘的焊盘351，焊盘351是设置在表层321中的导体焊盘331的一部分并用于从层叠半导体器件200的外部输入电力。电源配线350还包括设置在作为第一内层的内层323中的电源图案353。
[0053]焊盘351通过组建层326的电源通路354、核心层325的电源通路355等，电连接到电源图案353。电源图案353通过组建层327的电源通路356等，电连接到半导体元件301的电源端子311 (图2)。
[0054]在第一实施例中，比通过把半导体元件301投影到内层323上而获得的投影区域大地形成电源图案353，并把电源图案353布置在包括所述投影区域的位置处。焊盘351被布置在与半导体元件301相对的位置处，即，布置在通过把半导体元件301投影到表层321上而获得的投影区域中。
[0055]在电源配线340中，由于连接表层321的焊盘34^和3412与表层322的焊盘342i和3422的电源通路344、345和346，供电路径被弯曲。
[0056]按照第一实施例，在电源配线340中，焊盘342的数目大于焊盘341的数目，来自电源图案343的供电路径的分支数目被增大，从而减小电源配线340的自感。因此，能够改善到半导体元件401的电源的品质，以稳定半导体元件401的信号处理操作。由于焊盘341的数目小于焊盘342的数目，因此能够确保母板500的表层521中的信号配线的配线能力。
[0057]电源图案343和电源图案353被布置在相同的内层323中，从而，与把图案343和353布置在不同层中的情况相比，能够减小层数目。因此，能够降低成本。
[0058]与把电源图案343和电源图案353布置在不同层中的情况相比，能够减小图案343和353之间的磁耦合。因此，能够减小电源图案343和353的干扰问题，即，电源噪声从一个电源图案到另一个电源图案的传播。
[0059]在第一实施例中，电源图案343的两个端部通过电源通路344和345，电连接到焊盘341:和3412，并通过电源通路346，电连接到焊盘342:和3422。这种结构避免电源图案343中的短截线,进一步减小电源配线340的自感。从而,进一步改善到半导体元件401的电源的品质，以进一步稳定半导体元件401的信号处理操作。
[0060]在第一实施例中`，焊盘3412被布置在表层321的角落。这种结构进一步便利母板500的表层521中的信号配线的布置，从而进一步改善配线能力。
[0061](第二实施例)
[0062]下面，说明按照本发明的第二实施例的包括层叠半导体器件的印刷电路板。图5是按照本发明的第二实施例的包括层叠半导体器件的印刷电路板的示意图。图6A-图6D是图解说明第一中介层的各层的平面图。图6A图解说明第一层，图6B图解说明第二层，图6C图解说明第三层，而图6D图解说明第四层。注意在第二实施例中，与第一实施例中的那些类似的组件用相同的附图标记表示，以省略描述。
[0063]按照第二实施例的印刷电路板100A包括层叠半导体器件200A，和上面安装层叠半导体器件200A的母板500A。层叠半导体器件200A是具有层叠封装(PoP)结构的层叠半导体封装。层叠半导体器件200A包括作为第一半导体封装的下部半导体封装300A和作为第二半导体封装的上部半导体封装400A，半导体封装400A层叠在半导体封装300A上。
[0064]半导体封装300A包括和第一实施例中相同的半导体元件301，和作为第一印刷配线板的下部中介层302A (第一中介层)。半导体封装400A包括和第一实施例中相同的半导体元件401，和作为第二印刷配线板的上部中介层402A (第二中介层)。类似于第一实施例，在平面图中，中介层302A和402A各自是4层的矩形多层基板。具体地，图6A中图解所不的第一层是作为第二表层的表层322,图6B中图解所不的第二层是作为第一内层的内层323，图6C中图解所示的第三层是作为第二内层的内层324，而图6D中图解所示的第四层是作为第一表层的表层321。
[0065]除了用于半导体元件301的电源配线350之外，中介层302A还包括用于半导体元件401的、结构与按照第一实施例的电源配线340相同的多个电源配线。在第二实施例中，中介层302A包括两个电源配线340i和3402。
[0066]电源配线34(^和3402被布置成从作为第一表层的表层321延伸到作为第二表层的表层322。因而，电源配线34(^和3402从表层322侧(第二表层侧),输出从表层321侧(第一表层侧)，即，从母板500A输入的电源电压(第一电源电压)。按照这种方式，电源配线340:和3402能够通过中介层402A，把从母板500A供给的电源电压提供给半导体元件401的电源端子411。
[0067]现在，说明电源配线340i和3402的具体结构。电源配线34(^包括作为第一电源输入焊盘的至少一个焊盘341 (341^,341^),焊盘341 (341^,341^)是设置在作为第一表层的表层321中的导体焊盘331的一部分。电源配线340i还包括作为第一电源输出焊盘的多个焊盘342 ( 342h、342^、342^ )，焊盘342 (342^、342^、342^ )是设置在作为第二表层的表层322中的导体焊盘332的一部分。电源配线340i还包括设置在内层323中的作为第一电源图案的电源图案343”内层323是第一内层。
[0068]焊盘341^和3412_i通过组建层326 (图1)的电源通路344、核心层325 (图1)的电源通路345等，并行地电连接到电源图案343:。焊盘342^,342^和3423_:通过组建层327 (图1)的电源通路346等，并行地电连接到电源图案343”换句话说，焊盘341^和341^及焊盘342^,342^和342^通过电源图案343i等，相互电连接。
[0069]类似地，电源配线3402包括作为第一电源输入焊盘的至少一个焊盘341 (341卜2、3412_2)，焊盘341 (341卜2、3412_2)是设置在作为第一表层的表层321中的导体焊盘331的一部分。电源配线3402还包括作为第一电源输出焊盘的多个焊盘342(342i_2、3422_2、3423_2)，焊盘342 (342i_2、3422_2、3423_2)是设置在作为第二表层的表层322中的导体焊盘332的一部分。电源配线3402还包括设置在内层323中的作为第一电源图案的电源图案3432，内层323是第一内层。
[0070]焊盘341卜2和3412_2通过组建层326 (图1)的电源通路344、核心层325 (图1)的电源通路345等，并行地电连接到电源图案3432。焊盘342卜2、3422_2和3423_2通过组建层327 (图1)的电源通路346等，并行地电连接到电源图案3432。换句话说，焊盘341卜2和3412_2及焊盘342卜2、3422_2和3423_2通过电源图案3432等，相互电连接。
[0071]下面，酌情把焊盘341^,341^,341^和3412_2称为“第一电源焊盘”，把焊盘342^^342^^342^2和3422_2称为“第二电源焊盘”,而把焊盘342^和3423_2称为“第三电源焊盘”。在第二实施例中，对应于第一电源焊盘341^设置第二电源焊盘342^，对应于第一电源焊盘341”设置第二电源焊盘3422_:。类似地，对应于第一电源焊盘341卜2设置第二电源焊盘342",对应于第一电源焊盘3412_2设置第二电源焊盘3422_2。然后，电源图案343丨和3432设置在内层323中，第三电源焊盘342^和3423_2设置在表层322中。第一和第二电源焊盘341^341^342^和342”被电连接到电源图案343i的两个端部。第一和第二电源焊盘341卜2、3412_2、342^2和3422_2被电连接到电源图案3432的两个端部。然后，第三电源焊盘342^被电连接到在电源图案343i的两个端部之间的区域(例如，在中央部分)。第三电源焊盘3423_2被电连接到在电源图案3432的两个端部之间的区域(例如，在中央部分)。
[0072]利用作为接合导体的焊料球700，焊盘341被接合到作为母板500A的导体焊盘531 (图1)的一部分的导体焊盘541A。利用作为接合导体的焊料球600，焊盘342被接合到作为中介层402A的导体焊盘431 (图1)的一部分的导体焊盘441A。按照这种方式，从母板500A的导体焊盘541A供给的DC电压通过电源配线34(^和3402，被提供给半导体元件401的电源端子411。
[0073]焊盘342在避开半导体元件301的同时被布置在表层322的周缘。然后，电源图案343被布置在不与通过把半导体元件301投影到内层323上而获得的投影区域重叠的位置处。焊盘341被布置在不与通过把半导体元件301投影到表层321上而获得的投影区域
重叠的位置处。
[0074]上述结构减小电源配线340i和3402的每个的自感。因而，改善到半导体元件401的电源的品质，以稳定半导体元件401的信号处理操作。
[0075]在第二实施例中，电源图案343i (3432)的两个端部通过电源通路344和345电连接到焊盘341h和3412_i (341卜2和3412_2)。电源图案343: (3432)的两个端部通过电源通路346电连接到焊盘342h和342^ (342卜2和3422_2)。这种结构避免电源图案343:或3432中的短截线,进一步减小电源配线340的自感。从而,进一步改善到半导体元件401的电源的品质，以进一步稳定半导体元件401的信号处理操作。
[0076]在第二实施例中，焊盘341:+341^,341^和3412_2被布置在表层321的四角，焊盘342^,342^,342^和3422_2被布置在表层322的四角。此外，电源图案343:和3432被布置在内层323的两个对边的边缘处。借助这种结构,在多个焊料球700之中，位于中介层302A的边中央处的焊料球可用于把信号从半导体元件301传送给母板500A的信号配线和用于电源。换句话说，提高了母板500A中的到层叠半导体器件200A的配线的自由度。
[0077](示例I和示例2;比较示例I)[0078]对第二实施例进行电磁场分析，以检查电感效果。在所述分析中，使用了 Q3D，Q3D是市售的ANSYS公司生产的利用三维边界要素法的准静电场分析工具。
[0079]图7是图解说明按照示例I的电源配线的透视图。图8是图解说明按照示例2的电源配线的透视图。示例2示出焊盘342”和3423_2的位置与示例I中的位置不同的情况。图9是图解说明按照比较示例I的电源配线的透视图。
[0080]图9中图解所示的比较示例I的电源配线具有其中焊盘341的数目与焊盘342的数目彼此相等并且不设置电源图案343的结构。从母板500A到半导体封装400A的路径被弯曲。图9中，焊盘341和焊盘342各自被设置在4个位置处，并且利用弯曲配线，把焊盘341和342连接在一起。
[0081]表1表不对于图7-图9,分析所使用的条件。
[0082]表1
[0083]
【权利要求】
1.一种层叠半导体器件，包括: 第一半导体封装；和 通过焊料接合部分被层叠在第一半导体封装上的第二半导体封装， 第一半导体封装包括: 第一半导体兀件；和 上面安装第一半导体元件的第一印刷配线板， 第一印刷配线板包括: 设置在第一印刷配线板的第一表层中的、用于建立到层叠半导体器件的外部的连接的第一电源输入焊盘； 设置在第一印刷配线板的第二半导体封装侧的第二表层中的、用于建立到第二半导体封装的连接的第一电源输出焊盘，第二表层位于第一表层的里侧；和 设置在介于第一表层和第二表层之间的第一内层中的、并且电连接到第一电源输入焊盘和第一电源输出焊盘的第一电源图案， 第二半导体封装包括: 第二半导体元件；和 上面安装第二半导体元件的第二印刷配线板， 第二印刷配线板包括设置在第二印刷配线板的第一半导体封装侧的第三表层中的、用于通过焊料接合部分建立到第一电源输出焊盘的连接的第二电源输入焊盘， 第二电源输入焊盘连接到第二半导体元件的第一电源端子， 其中，连接到第一电源图案的第一电源输出焊盘的数目大于连接到第一电源图案的第一电源输入焊盘的数目。
2.按照权利要求1所述的层叠半导体器件，其中，第一电源图案的至少两个端部被电连接到第一电源输出焊盘。
3.按照权利要求1所述的层叠半导体器件，其中，在第一印刷配线板的外周部分处形成第一电源图案。
4.按照权利要求3所述的层叠半导体器件，其中，在第一印刷配线板的四角处形成连接到第一电源图案的第一电源输入焊盘。
5.按照权利要求3所述的层叠半导体器件，其中，第一印刷配线板包括多个第一电源图案。
6.—种印刷电路板,包括: 母板；和 安装在母板上的按照权利要求1所述的层叠半导体器件， 其中，第一电源输入焊盘通过焊料被连接到母板的第一电源焊盘。
7.按照权利要求1所述的层叠半导体器件，其中: 第一印刷配线板还包括: 设置在第一印刷配线板的第一表层中的第三电源输入焊盘，用于建立到层叠半导体器件的外部的连接； 设置在第一印刷配线板的第二半导体封装侧的第二表层中的、用于建立到第二半导体封装的连接的第二电源输出焊盘，第二表层位于第一表层的里侧；和设置在介于第一表层和第二表层之间的第一内层中的、并且电连接到第三电源输入焊盘和第二电源输出焊盘的第二电源图案； 第二印刷配线板还包括设置在第二印刷配线板的第一半导体封装侧的第三表层中的、用于通过焊料接合部分建立到第二电源输出焊盘的连接的第四电源输入焊盘；并且第四电源输入焊盘连接到第二半导体元件的第二电源端子。
8.按照权利要求7所述的层叠半导体器件，其中，第二电源图案的至少两个端部被电连接到第二电源输出焊盘。
9.按照权利要求7所述的层叠半导体器件，其中，在第一印刷配线板的外周部分处形成第二电源图案。
10.按照权利要求9所述的层叠半导体器件，其中，在第一印刷配线板的四角处形成连接到第二电源图案的第二电源输入焊盘。
11.按照权利要求9所述的层叠半导体器件，其中，第一印刷配线板包括多个第二电源图案。
12.—种印刷电路板,包括: 母板；和 安装在母板上的按照权利要求7所述的层叠半导体器件， 其中，第一电源输入焊盘通过焊料被连接到母板的第一电源焊盘，并且第三电源输入焊盘通过焊料被连接到母板的第二电源焊盘。
13.按照权利要求1所述的 层叠半导体器件，其中: 第一印刷配线板还包括: 设置在第一印刷配线板的第一表层中的、用于建立到层叠半导体器件的外部的连接的第五电源输入焊盘； 设置在第一印刷配线板的第二半导体封装侧的第二表层中的、用于建立到第二半导体封装的连接的第三电源输出焊盘，第二表层位于第一表层的里侧；和 设置在介于第一表层和第二表层之间的第二内层中的、并且电连接到第五电源输入焊盘和第三电源输出焊盘的第三电源图案，第二内层不同于第一内层； 第二印刷配线板还包括设置在第二印刷配线板的第一半导体封装侧的第三表层中的、用于通过焊料接合部分建立到第三电源输出焊盘的连接的第六电源输入焊盘； 第六电源输入焊盘被连接到第三电源端子，第三电源端子输入与第二半导体元件的第一电源端子的电压不同的电压；并且 连接到第三电源图案的第三电源输出焊盘的数目大于连接到第三电源图案的第五电源输入焊盘的数目。
14.按照权利要求13所述的层叠半导体器件，其中，第一电源图案的至少两个端部被电连接到第一电源输出焊盘，并且第三电源图案的至少两个端部被电连接到第三电源输出焊盘。
15.按照权利要求14所述的层叠半导体器件，其中，在第一印刷配线板的外周部分处形成第一电源图案和第三电源图案。
16.按照权利要求14所述的层叠半导体器件，其中，在第一印刷配线板的四角处形成连接到第一电源图案的第一电源输入焊盘和连接到第三电源图案的第五电源输入焊盘。
17.—种印刷电路板,包括: 母板；和 安装在母板上的按照权利要求13所述的层叠半导体器件， 其中，第一电源输入焊盘通过焊料被连接到母板的第一电源焊盘，并且第三电源输入焊盘通过焊料被连接到母板的第三电源焊盘。
18.按照权利要求1所述的层叠半导体器件，其中: 第一印刷配线板还包括: 设置在第一印刷配线板的第一表层中的、用于建立到层叠半导体器件的外部的连接的第一接地输入焊盘； 设置在第一印刷配线板的第二半导体封装侧的第二表层中的、用于建立到第二半导体封装的连接的第一接地输出焊盘，第二表层位于第一表层的里侧；和 设置在介于第一表层和第二表层之间的第二内层中的、并且电连接到第一接地输入焊盘和第一接地输出焊盘的第一接地图案，第二内层不同于第一内层； 第二印刷配线板还包括设置在第二印刷配线板的第一半导体封装侧的第三表层中的、用于通过焊料接合部分建立到第一接地输出焊盘的连接的第二接地输入焊盘； 第二接地输入焊盘被连接到第二半导体元件的第一接地端子；并且连接到第一接地图案的第一接地输出焊盘的数目大于连接到第一接地图案的第一接地输入焊盘的数目。
19.一种印刷电路板,包括: 母板；和 安装在母板上的按照权利要求18所述的层叠半导体器件， 其中，第一电源输入焊盘通过焊料被连接到母板的第一电源焊盘，并且第一接地输入焊盘通过焊料被连接到母板的第一接地焊盘。
【文档编号】H05K3/46GK103681641SQ201310398591
【公开日】2014年3月26日 申请日期:2013年9月5日 优先权日:2012年9月10日
【发明者】杉本聪, 川濑义贵 申请人:佳能株式会社