专利名称：一种goa电路、阵列基板及液晶显示器件的制作方法
技术领域：
本发明涉及液晶显示器制造领域，尤其涉及ー种GOA电路、阵列基板及液晶显示器件。
背景技术：
近些年来液晶显示器的发展呈现出了高集成度，低成本的发展趋势。其中ー项非常重要的技术就是GOA (Gate Driver on Array,阵列基板行驱动)的技术量产化的实现。利用GOA技术将栅极开关电路集成在液晶显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作エ艺两方面降低产品成本。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路。其中，GOA电路包括若干个GOA単元，每ー GOA単元对应一条栅线，具体的每ー GOA单兀的输出端连接一条栅线；且一 GOA单兀的输出端连接下一 GOA单兀的输入端。传统的GOA电路中的姆一GOA单元为12TFT (Thin Film Transistor,薄膜场效应晶体管)ICap (电容)结构，发明人发现该结构中存在TFT制作エ艺波动导致的TFT特性下降，从而引起电路中驱动TFT的开关电压下拉过慢，以造成栅线扫描信号多输出的现象，因此采用这种电路的液晶显示器栅线扫描信号的稳定性较差。
发明内容
本发明的实施例提供ー种GOA电路、阵列基板及液晶显示器件，以解决栅线扫描信号多输出的问题。为解决上述问题，本发明的实施例采用如下技术方案一方面，提供一种阵列基板行驱动GOA电路，包括至少两个GOA单元；一 GOA单元的输出端连接下一 GOA単元的输入端，一 GOA単元的复位端连接下一 GOA単元的输出端，且每ー GOA单元的输出端连接一条栅线；G0A单元包括—电容，具有两极，第一极与输出端连接；第一晶体管，该第一晶体管的栅极与源极分别连接信号输入端，该第一晶体管的漏极连接电容的第二极；
第二晶体管，该第二晶体管的栅极连接复位端，该第二晶体管的源极连接第一晶体管的漏极，该第二晶体管的漏极连接低电平端；第三晶体管，该第三晶体管的栅极连接第一晶体管的漏极，该第三晶体管的源极连接第一时钟信号，该第三晶体管的漏极连接输出端；第四晶体管，该第四晶体管的栅极连接复位端，该第四晶体管的源极连接输出端，该第四晶体管的漏极连接低电平端；第五晶体管，该第五晶体管的栅极连接第二时钟信号，该第五晶体管的源极连接输出端，该第五晶体管的漏极连接低电平端；第六晶体管，该第六晶体管的栅极连接第二时钟信号，该第六晶体管的源极连接第一晶体管的源极，该第六晶体管的漏极连接第一晶体管的漏扱；第一电压下拉模块，连接输出端、低电平端、第三晶体管的栅极及第ニ时钟信号；当第二时钟信号为高电平时，第一电压下拉模块用于拉低GOA単元中晶体管M3的栅极电压和输出端电压；第二电压下拉模块，连接输出端、低电平端、第三晶体管的栅极及第ー时钟信号；当第一时钟信号为高电平时，第二电压下拉模块用于拉低GOA単元中晶体管M3的栅极电压和输出端电压。另ー方面，提供一种阵列基板，在阵列基板上形成有GOA电路；其中GOA电路为上述的GOA电路。
再一方面，提供ー种液晶显示器，包括对盒成型的彩膜基板和阵列基板，在阵列基板上形成有GOA电路；其中GOA电路为上述的GOA电路。本发明实施例提供了ー种GOA电路、阵列基板及液晶显示器件，由于GOA电路中的每个GOA単元均采用了第一电压下拉模块和第二电压下拉模块，即双下拉模块对驱动TFT的开关电压(第三晶体管的栅极电压)和输出端(OUTPUT)电压进行下拉，在当一 GOA単元对应的栅线的电压为高电平时，其之前所有的GOA单元中的驱动TFT在双下拉模块的下拉作用下，迅速关断，此外利用双时钟对其之前的GOA単元的输出电压进行下拉，从而保证了在某ー时刻下只有一条栅线的扫描信号输出，这就解决了栅线扫描信号多输出的问题，进一歩的能够提高了液晶显示器GOA电路输出的栅线扫描信号的稳定性，以提高产品良率。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图I为ー种GOA电路结构图；图2为本发明实施例提供的GOA单元结构图；图3为本发明实施例提供的第一电压下拉模块电路图；图4为本发明实施例提供的第二电压下拉模块电路图；图5为本发明实施例提供的ー种GOA单元电路图；图6为本发明实施例提供的ー种GOA单元的时序图。
具体实施例方式下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。本发明所有实施例中采用的晶体管均可以为场效应管，由于这里采用的场效应管的源极、漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分场效应管除栅极之外的两极，将其中ー极称为源极，另ー极称为漏扱。按附图中的形态规定场效应管的上侧端为源极、中间端为栅极、下侧端为漏扱。本发明实施例提供的ー种GOA电路，包括至少两个GOA单元；一GOA单元的输出端连接下一 GOA単元的输入端，一 GOA単元的复位端连接下一 GOA単元的输出端，且每ー GOA単元的输出端连接一条栅线。具体的，如图I所示GOA电路，包括若干个GOA単元，其中GOA単元I的输出端OUTPUT I连接GOA单元2的输入端INPUT2并连接一条栅线OGl，GOA单元I的复位端RESETl与GOA单元2的输出端0UTPUT2连接；G0A单元2的输出端0UTPUT2连接GOA单元3的输入 端INPUT3并连接一条栅线0G2，GOA单元2的复位端RESET2与GOA单元3的输出端0UTPUT3连接；其他的GOA单元依照此方法链接，此外每个GOA单元都有两个时钟信号CLK、CLKB输入。在本实施例中，第一个GOA单元为GOA单元I，则优选的，GOA单元I的输入信号INPUTl为ー个激活脉冲信号。图2为本发明实施例提供的上述GOA电路中任一 GOA单元的结构示意图，包括电容Cl，第一晶体管M1，第二晶体管M2，第三晶体管M3，第四晶体管M4，第五晶体管M5，第六晶体管M6，第一电压下拉模块21和第二电压下拉模块22。并且，图2中的GOA单元的输入端为INPUT，输出端为OUTPUT，复位端为RESET ;第一时钟信号为CLK，第二时钟信号为CLKB。另外，晶体管M3为驱动TFT，PU为晶体管M3的开关电压。本发明实施例将图2所示的GOA単元作为当前GOA単元，下面具体描述其各部件间的连接关系电容Cl的第一极与输出端OUTPUT连接；晶体管Ml的栅极与源极分别连接输入端INPUT，晶体管Ml的漏极连接电容Cl的第二扱；由于当前GOA単元(在不是第一个GOA的情况下)的输入端连接上一 GOA単元的输出端，当上一 GOA单元输出高电平时，晶体管Ml导通将该高电平存入电容Cl ；晶体管M2的栅极连接当前GOA単元的复位端RESET，晶体管M2的源极连接晶体管Ml的漏极，晶体管M2的漏极连接当前GOA单元的低电平端VSS ;这里复位端RESET连接下一 GOA单兀输出信号端，当下一 GOA单兀输出高电平时晶体管M2导通,PU点电压被拉低晶体管M3关闭；晶体管M3的栅极连接晶体管Ml的漏扱，晶体管M3的源极连接第一时钟信号，晶体管M3的漏极连接当前GOA単元的输出端；这里晶体管M3导通并且第一时钟信号为高电平吋，当前GOA单元的输出端OUTPUT输出高电平，即当前GOA单元输出栅线扫描信号；晶体管M4的栅极连接当前GOA単元的复位端RESET，晶体管M4的源极连接当前GOA单元的输出端OUTPUT，晶体管M4的漏极连接当前GOA单元的低电平端VSS ;这里当前GOA单元的复位端RESET连接下一 GOA单元的输出端，当下一 GOA单元输出高电平时晶体管M4导通，这时晶体管M4将当前GOA的输出端OUTPUT输出低电平(即低电平端VSS的电压)，即此时当前GOA不输出栅线扫描信号；晶体管M5的栅极连接第二时钟信号，晶体管M5的源极连接当前GOA的输出端OUTPUT,晶体管M5的漏极连接当前GOA単元的低电平端VSS ;这里当第二时钟信号为高电平吋，晶体管M5导通，当前GOA单元的输出端OUTPUT输出低电平(即低电平端VSS的电压)，即此时当前GOA不输出栅线扫描信号；
晶体管M6的栅极连接第二时钟信号，晶体管M6的源极连接晶体管Ml的源扱，晶体管M6的漏极连接晶体管Ml的漏极；第一电压下拉模块21连接当前GOA单元的输出端OUTPUT、低电平端VSS、晶体管M3的栅极及第ニ时钟信号；该第一电压下拉模块21用于在当第二时钟信号为高电平时，用于拉低GOA単元中晶体管M3的栅极电压和输出端电压，进而在当前GOA单元输出栅线扫描信号时，保持其之前所有的GOA単元中晶体管M3的栅极电压和输出端电压处于低电平状态； 第二电压下拉模块22连接当前GOA单元的输出端OUTPUT、低电平端VSS、晶体管M3的栅极及第ー时钟信号；该第二电压下拉模块22用于在当第一时钟信号为高电平时,第ニ电压下拉模块用于拉低GOA単元中晶体管M3的栅极电压和输出端电压，进而在当前GOA单元输出栅线扫描信号时，保持其之前所有的GOA単元中晶体管M3的栅极电压和输出端电压处于低电平状态。这里由于GOA电路中的每个GOA単元均采用了第一电压下拉模块和第二电压下拉模块，即双下拉模块对驱动TFT的开关电压(第三晶体管的栅极电压)和输出(OUTPUT)电压进行下拉，使得当一 GOA単元对应的栅线的电压为高电平时，其之前的GOA単元中的驱动TFT在双下拉模块的下拉作用下，迅速关断，此外利用双时钟对其之前的GOA単元的输出电压进行下拉，从而使得在某ー时刻下只有一条栅线的扫描信号输出，这就解决了栅线扫描信号多输出的问题，进一歩的能够提高了液晶显示器GOA电路输出的栅线扫描信号的稳定性。进ー步可选的，图3为本发明实施例提供的第一电压下拉模块21的具体电路图，包括第七晶体管M7,第八晶体管M8,第九晶体管M9,第十晶体管M10,第^^一晶体管Mil,第十二晶体管M12。其中第一时钟信号为CLK，第二时钟信号为CLKB。晶体管M7的源极连接第二时钟信号CLKB；晶体管M8的栅极与源极连接第二时钟信号CLKB，晶体管M8的漏极连接晶体管M7的栅极；晶体管M9的栅极连接晶体管M7的漏扱，晶体管M9的源极连接晶体管Ml的漏扱，晶体管M9的漏极连接当前GOA単元的低电平端VSS ;晶体管MlO的栅极连接晶体管Ml的漏扱，晶体管MlO的源极连接所述晶体管M7的栅极，晶体管MlO的漏极连接当前GOA単元的低电平端VSS ;晶体管Mll的栅极连接晶体管Ml的漏极，晶体管Mll的源极连接晶体管M7的漏极，晶体管Mll的漏极连接当前GOA单元的低电平端VSS ;晶体管M12的栅极连接晶体管M7的漏扱，晶体管M12的源极连接当前GOA单元的输出端OUTPUT，晶体管M12的漏极连接当前GOA单元的低电平端VSS。进ー步可选的，图4为本发明实施例提供的第二电压下拉模块22的电路图，包括第十三晶体管M13，第十四晶体管M14，第十五晶体管M15，第十六晶体管M16，第十七晶体管M17，第十八晶体管M18。其中第一时钟信号为CLK，第二时钟信号为CLKB。晶体管M13的源极连接第一时钟信号CLK ;晶体管M14的栅极与源极连接第一时钟信号CLK，晶体管M14的漏极连接晶体管M13的栅极；晶体管M15栅极连接所述晶体管M13的漏极，晶体管M15的源极连接晶体管Ml的漏极，晶体管M15的漏极连接当前GOA单元的低电平端VSS ;晶体管M16的栅极连接晶体管Ml的漏扱，晶体管M16的源极连接晶体管M13的漏极，晶体管M16的漏极连接当前GOA単元的低电平端VSS ;晶体管M17的栅极连接晶体管Ml的漏扱，晶体管M17的源极连接晶体管M13的栅极，晶体管M17的漏极连接当前GOA単元的低电平端VSS ;晶体管M18的栅极连接晶体管M15的栅极，晶体管M18的漏极连接当前GOA单元的低电平端VSS，晶体管M18的源极连接当前GOA单元的输出端OUTPUT。这里需要说明的是，在上述的GOA电路中，第二时钟信号与第一时钟信号具有180度相位差；并且，优选的第一时钟信号和第二时钟信号均在各自的工作周期内一半时间输出高电平，另一半时间输出低电平。此外，第一个GOA単元的输入信号为ー激活脉冲信号。这里本发明提供的实施例在图3所示的第一电压下拉模块中利用M9对PU点电压(驱动TFT的开关电压，即晶体管M3的栅极电压)进行下拉，利用M12对输出端OUTPUT电压进行下拉；图4所示的第二电压下拉模块中利用M15对PU点电压进行下拉，利用M18对输出OUTPUT电压进行下拉。这样当第二时钟信号为高电平时，第一电压下拉模块能够拉低GOA単元中晶体管M3的栅极电压和输出端电压；当第一时钟信号为高电平时，第二电压下拉模块能够拉低GOA单元中晶体管M3的栅极电压和输出端电压；这样在整个GOA电路中便使得当前输出GOA单元之前的GOA单元的PU点电压和输出OUTPUT电压保持在低电平状态， 避免了栅线扫描信号多输出的问题，进一歩的能够提高了液晶显示器GOA电路输出的栅线扫描信号的稳定性。图5为本发明实施例结合图2、图3、图4提供的ー种GOA单元电路图，该GOA单元的连接关系可以參考上述针对图2、图3、图4的连接关系的描述，在此不再赘述。图6为上述GOA电路所对应的时序图，其中N-I表示上一 GOA单元的输出电平，N表不当前GOA单兀的输出电平，N+1表不下ー GOA单兀的输出电平，CLK为第一时钟信号，CLKB为第二时钟信号，PU为驱动TFT (M3)的开关电压。在tl时刻内，第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，上一GOA単元输出为高电平即当前GOA単元的INPUT为高电平，此时电容Cl将该高电平存储，因此节点I3U为高电平，此时M3、M4、MlO和Mll导通，当前GOA单元的输出和下一 GOA的输出为低电平，节点roB、roB_CN为低电平，节点h)、pd_cn也为低电平。在t2时刻内，第一时钟信号CLK为高电平，第二时钟信号CLKB为低电平，上级GOA单元输出为低电平即当前GOA单元的INPUT为低电平，此时由于Cl的存在使节点!3U维持一个高电平，晶体管M3导通则当前GOA单元输出高电平，由于Cl的存在节点I3U被提升到更高的电平，此时下一 GOA的输出为低电平，节点H)B、roB_CN为低电平，节点H)、PD_CN也为低电平。在t3时刻内，第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，上一 GOA单元输出为低电平即当前GOA单元的INPUT为低电平，下一 GOA单元为高电平，晶体管M7、M8导通节点H)B、roB_CN为高电平，晶体管M10、M2导通将PU点的电压拉低；晶体管M12导通，当前GOA输出为低电平。节点H)、PD_CN为低电平。在t4时刻内，第一时钟信号CLK为高电平，第二时钟信号CLKB为低电平，上一 GOA单元输出为低电平，当前GOA单元的输出为低电平，下一 GOA单元输出为低电平，节点H)、PD_CN为高电平晶体管M15导通保持对I3U点的电压下拉，由于晶体管M7、M8关闭节点TOB、PDB_CN有ー个的电压降低过程，但不会和VSS降到ー个水平。本发明实施例提供的GOA电路，由于每个GOA単元均采用了第一电压下拉模块和第二电压下拉模块，即双下拉模块对驱动TFT的开关电压(第三晶体管的栅极电压)和输出端(OUTPUT)电压进行下拉，在当一GOA单元对应的栅线的电压为高电平时，其之前的GOA単元中的驱动TFT在双下拉模块的下拉作用下，迅速关断，此外利用双时钟对其之前的GOA单兀的输出电压进行下拉，从而保证了在某ー时刻下只有一条栅线的扫描信号输出，这就解决了栅线扫描信号多输出的问题，进一歩的能够提高了液晶显示器GOA电路输出的栅线扫描信号的稳定性。此外，本发明实施例提供了一种阵列基板，在阵列基板上形成有GOA电路，该GOA电路为上述任一实施例提供的GOA电路。另外，本发明实施例还提供了ー种液晶显示器件，比如可以为液晶面板，包括对盒成型的彩膜基板和阵列基板，在阵列基板上形成有GOA电路，该GOA电路为上述任ー实施例提供的GOA电路，另外，液晶显示器件还可以为电子纸、手机、电视、数码相框等等显示设 备。本发明实施例提供的阵列基板和液晶显示器件都包含有上述GOA电路，由于GOA电路中的每个GOA単元均采用了第一电压下拉模块和第二电压下拉模块，即双下拉模块对驱动TFT的开关电压(第三晶体管的栅极电压)和输出(OUTPUT)电压进行下拉，使得当一GOA单元对应的栅线的电压为高电平时，其之前的GOA单元中的驱动TFT在双下拉模块的下拉作用下，迅速关断；此外利用双时钟对之前的GOA単元的输出电压进行下拉，从而使得在某ー时刻下只有一条栅线的扫描信号输出，这就解决了栅线扫描信号多输出的问题，进ー步的能够提高了液晶显示器GOA电路输出的栅线扫描信号的稳定性，以提高产品良率。以上所述，仅为本发明的具体实施方式
，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
权利要求
1.一种阵列基板行驱动GOA电路，包括至少两个GOA单元；一 GOA单元的输出端连接下一 GOA单元的输入端，一 GOA单元的复位端连接下一 GOA单元的输出端，且每一 GOA单元的输出端连接一条栅线；其特征在于，所述GOA单元包括 一电容，具有两极，第一极与输出端连接； 第一晶体管，该第一晶体管的栅极与源极分别连接信号输入端，该第一晶体管的漏极连接所述电容的第二极； 第二晶体管，该第二晶体管的栅极连接复位端，该第二晶体管的源极连接所述第一晶体管的漏极，该第二晶体管的漏极连接低电平端； 第三晶体管，该第三晶体管的栅极连接所述第一晶体管的漏极，该第三晶体管的源极连接第一时钟信号，该第三晶体管的漏极连接所述输出端； 第四晶体管，该第四晶体管的栅极连接所述复位端，该第四晶体管的源极连接所述输出端，该第四晶体管的漏极连接所述低电平端； 第五晶体管，该第五晶体管的栅极连接第二时钟信号，该第五晶体管的源极连接所述输出端，该第五晶体管的漏极连接所述低电平端； 第六晶体管，该第六晶体管的栅极连接所述第二时钟信号，该第六晶体管的源极连接所述第一晶体管的源极，该第六晶体管的漏极连接所述第一晶体管的漏极； 第一电压下拉模块，连接所述输出端、所述低电平端、所述第三晶体管的栅极及所述第二时钟信号；当所述第二时钟信号为高电平时，所述第一电压下拉模块用于拉低所述GOA单元中晶体管M3的栅极电压和所述输出端电压； 第二电压下拉模块，连接所述输出端、所述低电平端、所述第三晶体管的栅极及所述第一时钟信号；当所述第一时钟信号为高电平时，所述第二电压下拉模块用于拉低所述GOA单元中晶体管M3的栅极电压和所述输出端电压。
2.根据权利要求I所述的GOA电路，其特征在于，所述第一电压下拉模块包括 第七晶体管，该第七晶体管的源极连接所述第二时钟信号； 第八晶体管，该第八晶体管的栅极与源极分别连接所述第二时钟信号，该第八晶体管的漏极连接所述第七晶体管的栅极； 第九晶体管，该第九晶体管的栅极连接该第七晶体管的漏极，该第九晶体管的源极连接所述第一晶体管的漏极，该第九晶体管的漏极连接所述低电平端； 第十晶体管，该第十晶体管的栅极连接所述第一晶体管的漏极，该第十晶体管的源极连接所述第七晶体管的栅极，该第十晶体管的漏极连接所述低电平端； 第十一晶体管，该第十一晶体管的栅极连接所述第一晶体管的漏极，该第十一晶体管的源极连接所述第七晶体管的漏极，该第十一晶体管的漏极连接所述低电平端； 第十二晶体管，该第十二晶体管的栅极连接所述第七晶体管的漏极，该第十二晶体管的源极连接所述输出端，该第十二晶体管的漏极连接所述低电平端。
3.根据权利要求I所述的GOA电路，其特征在于，所述第二电压下拉模块包括 第十三晶体管，该第十三晶体管的源极连接所述第一时钟信号； 第十四晶体管，该第十四晶体管的栅极与源极分别连接所述第一时钟信号，该第十四晶体管漏极连接所述第十三晶体管的栅极； 第十五晶体管，该第十五晶体管的栅极连接所述第十三晶体管的漏极，该第十五晶体管的源极连接所述第一晶体管的漏极，该第十五晶体管的漏极连接所述低电平端； 第十六晶体管，该第十六晶体管的栅极连接所述第一晶体管的漏极，该第十六晶体管的源极连接所述第十三晶体管的漏极，该第十六晶体管的漏极连接所述低电平端； 第十七晶体管，该第十七晶体管的栅极连接所述第一晶体管的漏极，该第十七晶体管的源极连接所述第十三晶体管的栅极，该第十七晶体管的漏极连接所述低电平端； 第十八晶体管，该第十八晶体管的栅极连接所述第十五晶体管的栅极，该第十八晶体管的漏极连接所述低电平端，该第十八晶体管的源极连接所述输出端。
4.根据权利要求I、2或3所述的GOA电路，其特征在于，所述第二时钟信号与第一时钟信号具有180度相位差。
5.根据权利要求I、2或3所述的GOA电路，其特征在于，所述第一时钟信号和第二时钟信号均在各自的工作周期内一半时间输出高电平，另一半时间输出低电平。
6.根据权利要求1、2或3所述的GOA电路,其特征在于,第一个GOA单兀的输入信号为一激活脉冲信号。
7.—种阵列基板，其特征在于，在所述阵列基板上形成有GOA电路； 所述GOA电路为权利要求I 6任一项权利要求所述的GOA电路。
8.一种液晶显示器件，包括阵列基板，其特征在于，在所述阵列基板上形成有GOA电路； 所述GOA电路为权利要求I 6任一项权利要求所述的GOA电路。
全文摘要
本发明提供一种阵列基板行驱动GOA电路、阵列基板及液晶显示器件，涉及液晶显示器制造领域，能够提高液晶显示器栅线扫描信号的稳定性。一种GOA电路，包括至少两个GOA单元；一GOA单元的输出端连接下一GOA单元的输入端，一GOA单元的复位端连接下一GOA单元的输出端，且每一GOA单元的输出端连接一条栅线；其特征在于，所述GOA单元包括一电容，一第一晶体管，一第二晶体管，一第三晶体管，一第四晶体管，一第五晶体管，一第六晶体管，第一电压下拉模块和第二电压下拉模块。本发明用于液晶显示器的制造。
文档编号G09G3/36GK102650751SQ201110284189
公开日2012年8月29日 申请日期2011年9月22日 优先权日2011年9月22日
发明者王峥 申请人:京东方科技集团股份有限公司, 北京京东方显示技术有限公司