一种移位寄存器、其驱动方法、栅极驱动电路及显示装置与流程

本发明涉及显示技术领域，特别涉及一种移位寄存器、其驱动方法、栅极驱动电路及显示装置。

背景技术：

随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，阵列基板行驱动(Gate Driver on Array，GOA)技术将薄膜晶体管(Thin Film Transistor，TFT)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制备工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高产能和良率。

一般的栅极驱动电路均是由多个级联的移位寄存器组成，通过各级移位寄存器实现依次向显示面板上的各行栅线输入扫描信号。目前，在移位寄存器将高电位的扫描信号的输出完成后，移位寄存器则进入低电位维持阶段，具体为：下拉节点的电位为高电位，输出下拉晶体管在下拉节点的信号的控制下将低电位的参考信号提供给驱动信号输出端，以使驱动信号输出端处于低电位的状态；节点下拉晶体管在下拉节点的信号的控制下将低电位的参考信号提供给上拉节点，使上拉节点变为低电位，使上拉节点处于低电位的状态，以降低驱动信号输出端的输出噪声。然而在低电位维持阶段，节点下拉晶体管的阈值电压会正向漂移，导致节点下拉晶体管不能完全开启，甚至可能会导致节点下拉晶体管截止，从而造成上拉节点不能稳定的保持低电位，进而导致移位寄存器的驱动信号输出端输出产生噪声，甚至可能会造成显示出现异常。

技术实现要素：

本发明实施例提供了一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，用以解决现有技术中在低电位保持阶段，上拉节点不能稳定的保持低电位，进而导致移位寄存器的驱动信号输出端输出产生噪声，甚至可能会造成显示出现异常的问题。

因此，本发明实施例提供了一种移位寄存器，包括：输入模块、电压耦合模块、阈值电压写入模块、第一输出模块以及第二输出模块；其中，

所述输入模块分别与输入信号端、第一参考信号端、第一节点以及第二节点相连；所述输入模块用于在所述输入信号端的控制下将所述输入信号端的信号提供给所述第一节点，在所述输入信号端的控制下将所述第一参考信号端的信号提供给所述第二节点；

所述电压耦合模块分别与第一时钟信号端以及所述第二节点相连；所述电压耦合模块用于在所述第二节点处于浮接状态时，保持所述第二节点与所述第一时钟信号端之间的电压差稳定；

所述阈值电压写入模块分别与第一复位信号端、所述第一参考信号端、所述第一节点以及所述第二节点相连；所述阈值电压写入模块用于在所述第一复位信号端的控制下导通所述第一节点与所述第二节点，以及在所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述第一节点；

所述第一输出模块分别与所述第一时钟信号端、所述第一节点以及所述移位寄存器的驱动信号输出端相连；所述第一输出模块用于在所述第一节点的信号的控制下将所述第一时钟信号端的信号提供给所述驱动信号输出端，以及在所述第一节点处于浮接状态时，保持所述第一节点与所述驱动信号输出端之间的电压差稳定；

所述第二输出模块分别与第二时钟信号端、第二参考信号端、所述第二节点以及所述驱动信号输出端相连；所述第二输出模块用于在所述第二节点的信号的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端，以及在所述第二时钟信号端的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端。

优选地，在本发明实施例提供的上述移位寄存器中，所述电压耦合模块包括：第一电容；其中，

所述第一电容的第一端与所述第二节点相连，第二端与所述第一时钟信号端相连。

优选地，在本发明实施例提供的上述移位寄存器中，所述阈值电压写入模块包括：第一开关晶体管与第二开关晶体管；其中，

所述第一开关晶体管的栅极与所述第一复位信号端相连，源极与所述第一节点相连，漏极与所述第二节点相连；

所述第二开关晶体管的栅极与所述第二节点相连，源极与所述第一参考信号端相连，漏极与所述第一节点相连。

优选地，在本发明实施例提供的上述移位寄存器中，所述输入模块包括：第三开关晶体管与第四开关晶体管；其中，

所述第三开关晶体管的栅极和漏极均与所述输入信号端相连，源极与所述第一节点相连；

所述第四开关晶体管的栅极与所述输入信号端相连，源极与所述第一参考信号端相连，漏极与所述第二节点相连。

优选地，在本发明实施例提供的上述移位寄存器中，所述第一输出模块包括：第五开关晶体管与第二电容；其中，

所述第五开关晶体管的栅极与所述第一节点相连，源极与所述第一时钟信号端相连，漏极与所述驱动信号输出端相连；

所述第二电容的第一端与所述第一节点相连，第二端与所述驱动信号输出端相连。

优选地，在本发明实施例提供的上述移位寄存器中，所述第二输出模块包括：第六开关晶体管与第七开关晶体管；其中，

所述第六开关晶体管的栅极与所述第二节点相连，源极与所述第二参考信号端相连，漏极与所述驱动信号输出端相连；

所述第七开关晶体管的栅极与所述第二时钟信号端相连，源极与所述第二参考信号端相连，漏极与所述驱动信号输出端相连。

优选地，在本发明实施例提供的上述移位寄存器中，还包括：电位稳定模块；其中，

所述电位稳定模块分别与第二复位信号端、所述第二参考信号端以及所述驱动信号输出端相连；所述电位稳定模块用于在所述第二复位信号端的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端。

优选地，在本发明实施例提供的上述移位寄存器中，所述电位稳定模块包括：第八开关晶体管；其中，

所述第八开关晶体管的栅极与所述第二复位信号端相连，源极与所述第二参考信号端相连，漏极与所述驱动信号输出端相连。

相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的N个本发明实施例提供的上述任一种移位寄存器；其中，N为大于或等于4的整数；

第1级移位寄存器的输入信号端与第一帧触发信号端相连；

第2级移位寄存器的输入信号端与第二帧触发信号端相连；

第n级移位寄存器的输入信号端分别与第n-2级移位寄存器的驱动信号输出端相连；

第n-2级移位寄存器的第一复位信号端分别与第n+1级移位寄存器的驱动信号输出端相连；其中，n为大于或等于3且小于或等于N-1的整数。

相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述任一种栅极驱动电路。

相应地，本发明实施例还提供了一种本发明实施例提供的上述任一种移位寄存器的驱动方法，包括：第一阶段、第二阶段、第三阶段、第四阶段、第五阶段以及第六阶段；其中，

在所述第一阶段，所述输入模块在所述输入信号端的控制下将所述输入信号端的信号提供给所述第一节点，在所述输入信号端的控制下将所述第一参考信号端的信号提供给所述第二节点；所述第一输出模块在所述第一节点的信号的控制下将所述第一时钟信号端的信号提供给所述驱动信号输出端；所述第二输出模块在所述第二时钟信号端的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端；

在所述第二阶段，所述第一输出模块在所述第一节点的信号的控制下将所述第一时钟信号端的信号提供给所述驱动信号输出端，以及在所述第一节点处于浮接状态时，保持所述第一节点与所述驱动信号输出端之间的电压差稳定；所述输入模块在所述输入信号端的控制下将所述第一参考信号端的信号提供给所述第二节点；

在所述第三阶段，所述第一输出模块在所述第一节点的信号的控制下将所述第一时钟信号端的信号提供给所述驱动信号输出端，以及在所述第一节点处于浮接状态时，保持所述第一节点与所述驱动信号输出端之间的电压差稳定；所述电压耦合模块在所述第二节点处于浮接状态时，保持所述第二节点与所述第一时钟信号端之间的电压差稳定；

在所述第四阶段，所述阈值电压写入模块在所述第一复位信号端的控制下导通所述第一节点与所述第二节点，以及在所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述第一节点；所述第二输出模块在所述第二时钟信号端的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端；

在所述第五阶段，所述电压耦合模块在所述第二节点处于浮接状态时，保持所述第二节点与所述第一时钟信号端之间的电压差稳定；所述第二输出模块在所述第二节点的信号的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端；所述阈值电压写入模块在所述第二节点的信号的控制下将所述第一参考信号端的信号提供给所述第一节点；

在所述第六阶段，所述电压耦合模块在所述第二节点处于浮接状态时，保持所述第二节点与所述第一时钟信号端之间的电压差稳定；所述第二输出模块在所述第二时钟信号端的控制下将所述第二参考信号端的信号提供给所述驱动信号输出端。

本发明有益效果如下：

本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示装置，包括：输入模块、电压耦合模块、阈值电压写入模块、第一输出模块以及第二输出模块；其中，输入模块用于在输入信号端的控制下将输入信号端的信号提供给第一节点，在输入信号端的控制下将第一参考信号端的信号提供给第二节点；电压耦合模块用于在第二节点处于浮接状态时，保持第二节点与第一时钟信号端之间的电压差稳定；阈值电压写入模块用于在第一复位信号端的控制下导通第一节点与第二节点，以及在第二节点的信号的控制下将第一参考信号端的信号提供给第一节点；第一输出模块用于在第一节点的信号的控制下将第一时钟信号端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时，保持第一节点与驱动信号输出端之间的电压差稳定；第二输出模块用于在第二节点的信号的控制下将第二参考信号端的信号提供给驱动信号输出端，以及在第二时钟信号端的控制下将第二参考信号端的信号提供给驱动信号输出端。因此，可以通过上述四个模块的相互配合，可以补偿第二节点的电压，以保证在移位寄存器输出驱动信号的有效脉冲信号之后，可以使第一节点的电位处于无效电位的稳定状态，从而降低驱动信号输出端的输出噪声，进而可以避免显示出现异常。

附图说明

图1a为本发明实施例提供的移位寄存器的结构示意图之一；

图1b为本发明实施例提供的移位寄存器的结构示意图之二；

图2a为图1a所示的移位寄存器的具体结构示意图；

图2b为图1b所示的移位寄存器的具体结构示意图；

图3a为图2a所示的移位寄存器的输入输出时序图；

图3b为图2b所示的移位寄存器的输入输出时序图；

图4a为图2b所示的移位寄存器的仿真模拟示意图之一；

图4b为图2b所示的移位寄存器的仿真模拟示意图之二；

图5为本发明实施例提供的移位寄存器的驱动方法的流程图；

图6为本发明实施例提供的栅极驱动电路的结构示意图。

具体实施方式

为了使本发明的目的，技术方案和优点更加清楚，下面结合附图，对本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示装置的具体实施方式进行详细地说明。应当理解，下面所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

本发明实施例提供了一种移位寄存器，如图1a和图1b所示，包括：输入模块1、电压耦合模块2、阈值电压写入模块3、第一输出模块4以及第二输出模块5；其中，

输入模块1分别与输入信号端Input、第一参考信号端VSS1、第一节点A以及第二节点B相连；输入模块1用于在输入信号端Input的控制下将输入信号端Input的信号提供给第一节点A，在输入信号端Input的控制下将第一参考信号端VSS1的信号提供给第二节点B；

电压耦合模块2分别与第一时钟信号端CLK以及第二节点B相连；电压耦合模块2用于在第二节点B处于浮接状态时，保持第二节点B与第一时钟信号端CLK之间的电压差稳定；

阈值电压写入模块3分别与第一复位信号端RST1、第一参考信号端VSS1、第一节点A以及第二节点B相连；阈值电压写入模块3用于在第一复位信号端RST1的控制下导通第一节点A与第二节点B，以及在第二节点B的信号的控制下将第一参考信号端VSS1的信号提供给第一节点A；

第一输出模块4分别与第一时钟信号端CLK、第一节点A以及移位寄存器的驱动信号输出端Output相连；第一输出模块4用于在第一节点A的信号的控制下将第一时钟信号端CLK的信号提供给驱动信号输出端Output，以及在第一节点A处于浮接状态时，保持第一节点A与驱动信号输出端Output之间的电压差稳定；

第二输出模块5分别与第二时钟信号端CLKB、第二参考信号端VSS2、第二节点B以及驱动信号输出端Output相连；第二输出模块5用于在第二节点B的信号的控制下将第二参考信号端VSS2的信号提供给驱动信号输出端Output，以及在第二时钟信号端CLKB的控制下将第二参考信号端VSS2的信号提供给驱动信号输出端Output。

本发明实施例提供的上述移位寄存器，包括：输入模块、电压耦合模块、阈值电压写入模块、第一输出模块以及第二输出模块；其中，输入模块用于在输入信号端的控制下将输入信号端的信号提供给第一节点，在输入信号端的控制下将第一参考信号端的信号提供给第二节点；电压耦合模块用于在第二节点处于浮接状态时，保持第二节点与第一时钟信号端之间的电压差稳定；阈值电压写入模块用于在第一复位信号端的控制下导通第一节点与第二节点，以及在第二节点的信号的控制下将第一参考信号端的信号提供给第一节点；第一输出模块用于在第一节点的信号的控制下将第一时钟信号端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时，保持第一节点与驱动信号输出端之间的电压差稳定；第二输出模块用于在第二节点的信号的控制下将第二参考信号端的信号提供给驱动信号输出端，以及在第二时钟信号端的控制下将第二参考信号端的信号提供给驱动信号输出端。因此，本发明实施例提供的上述移位寄存器通过上述四个模块的相互配合，可以补偿第二节点的电压，以保证在移位寄存器输出驱动信号的有效脉冲信号之后，可以使第一节点的电位处于无效电位的稳定状态，从而降低驱动信号输出端的输出噪声，进而可以避免显示出现异常。

在具体实施时，在本发明实施例提供的上述移位寄存器中，在输入信号端的有效脉冲信号为高电位时，输入信号端的有效脉冲信号的电压幅度、第一时钟信号的电压幅度以及第二时钟信号的电压幅度均可以相等。当然，输入信号端的有效脉冲信号的电压幅度、第一时钟信号的电压幅度以及第二时钟信号的电压幅度中也可以至少两个不相等。在实际应用中，输入信号端的有效脉冲信号的电压幅度、第一时钟信号端的信号的电压幅度以及第二时钟信号端的信号的电压幅度需要根据实际应用情况来设计确定，在此不作限定。

进一步地，在驱动信号输出端Output输出扫描信号的有效脉冲信号完成之后，为了进一步保证驱动信号输出端Output的电位能够及时与输入信号端Input的有效脉冲信号的电位相反，在本发明实施例提供的上述移位寄存器中，如图1b所示，还包括：电位稳定模块6；其中，

电位稳定模块6分别与第二复位信号端RST2、第二参考信号端VSS2以及驱动信号输出端Output相连；电位稳定模块6用于在第二复位信号端RST2的控制下将第二参考信号端VSS2的信号提供给驱动信号输出端Output。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a和图2b所示，阈值电压写入模块3具体可以包括：第一开关晶体管M1与第二开关晶体管M2；其中，

第一开关晶体管M1的栅极与第一复位信号端RST1相连，源极与第一节点A相连，漏极与第二节点B相连；

第二开关晶体管M2的栅极与第二节点B相连，源极与第一参考信号端VSS1相连，漏极与第一节点A相连。

在具体实施时，在本发明实施例提供的上述移位寄存器中，在第一复位信号端的有效脉冲信号为高电位时，第一开关晶体管可以为N型开关晶体管；或者，在第一复位信号端的有效脉冲信号为低电位时，第一开关晶体管可以为P型开关晶体管，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，在输入信号端Input的有效脉冲信号为高电位时，如图2a和图2b所示，第一开关晶体管M1与第二开关晶体管M2可以为N型开关晶体管。

在具体实施时，在本发明实施例提供的上述移位寄存器中，第一开关晶体管在第一复位信号端的控制下处于导通状态时，导通第一节点与第二节点。第二开关晶体管在第二节点的信号的控制下处于导通状态时，将第一参考信号端的信号提供给第一节点。

以上仅是举例说明移位寄存器中阈值电压写入模块的具体结构，在具体实施时，阈值电压写入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a和图2b所示，电压耦合模块2具体可以包括：第一电容C1；其中，

第一电容C1的第一端与第二节点B相连，第二端与第一时钟信号端CLK相连。

在具体实施时，在本发明实施例提供的上述移位寄存器中，在第二节点处于浮接状态时，由于第一电容的自举作用，可以保持第一电容两端的电压差稳定，即保持第二节点与第一时钟信号端之间的电压差稳定。

以上仅是举例说明移位寄存器中电压耦合模块的具体结构，在具体实施时，电压耦合模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a和图2b所示，输入模块1具体可以包括：第三开关晶体管M3与第四开关晶体管M4；其中，

第三开关晶体管M3的栅极和漏极均与输入信号端Input相连，源极与第一节点A相连；

第四开关晶体管M4的栅极与输入信号端Input相连，源极与第一参考信号端VSS1相连，漏极与第二节点B相连

在具体实施时，在本发明实施例提供的上述移位寄存器中，在输入信号端Input的有效脉冲信号为高电位时，如图2a和图2b所示，第三开关晶体管M3与第四开关晶体管M4可以为N型开关晶体管。

在具体实施时，在本发明实施例提供的上述移位寄存器中，第四开关晶体管在输入信号端的控制下将第一参考信号端的信号提供给第二节点。第三开关晶体管在输入信号端的控制下将输入信号端的信号提供给第一节点；其中，在实际应用中，由于第三开关晶体管的栅极和漏极均与输入信号端相连，第三开关晶体管的栅极的电压与输入信号端的有效脉冲信号的电压幅度V_Input相等，在第三开关晶体管的栅极与其源极之间的栅源电压V_gs(M3)大于第三开关晶体管的阈值电压V_th(M3)，即V_gs(M3)>V_th(M3)时第三开关晶体管才能处于导通状态并将输入信号端的信号提供给第一节点，直至在第一节点的电压V_A＝V_Input-V_th(M3)时，第三开关晶体管才会截止。

以上仅是举例说明移位寄存器中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a和图2b所示，第一输出模块4具体可以包括：第五开关晶体管M5与第二电容C2；其中，

第五开关晶体管M5的栅极与第一节点A相连，源极与第一时钟信号端CLK相连，漏极与驱动信号输出端Output相连；

第二电容C2的第一端与第一节点A相连，第二端与驱动信号输出端Output相连。

在具体实施时，在本发明实施例提供的上述移位寄存器中，在输入信号端Input的有效脉冲信号为高电位时，如图2a和图2b所示，第五开关晶体管可以为N型开关晶体管。

在具体实施时，在本发明实施例提供的上述移位寄存器中，第五开关晶体管在第一节点的信号的控制下处于导通状态时，将第一时钟信号端的信号提供给驱动信号输出端。在第一节点处于浮接状态时，由于第二电容的自举作用，可以保持第二电容两端的电压差稳定，即保持第一节点与驱动信号输出端之间的电压差稳定。

以上仅是举例说明移位寄存器中第一输出模块的具体结构，在具体实施时，第一输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a和图2b所示，第二输出模块5具体可以包括：第六开关晶体管M6与第七开关晶体管M7；其中，

第六开关晶体管M6的栅极与第二节点B相连，源极与第二参考信号端VSS2相连，漏极与驱动信号输出端Output相连；

第七开关晶体管M7的栅极与第二时钟信号端CLKB相连，源极与第二参考信号端VSS2相连，漏极与驱动信号输出端Output相连。

在具体实施时，在本发明实施例提供的上述移位寄存器中，在输入信号端Input的有效脉冲信号为高电位时，如图2a和图2b所示，第六开关晶体管M6与第七开关晶体管M7可以为N型开关晶体管。

在具体实施时，在本发明实施例提供的上述移位寄存器中，第六开关晶体管在第二节点的信号的控制下处于导通状态时，将第二参考信号端的信号提供给驱动信号输出端。第七开关晶体管在第二时钟信号端的控制下处于导通状态时，将第二参考信号端的信号提供给驱动信号输出端。

以上仅是举例说明移位寄存器中第二输出模块的具体结构，在具体实施时，第二输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2b所示，电位稳定模块6具体可以包括：第八开关晶体管M8；其中，

第八开关晶体管M8的栅极与第二复位信号端RST2相连，源极与第二参考信号端VSS2相连，漏极与驱动信号输出端Output相连。

在具体实施时，在本发明实施例提供的上述移位寄存器中，在第二复位信号端的有效脉冲信号为高电位时，第八开关晶体管可以为N型开关晶体管；或者，在第二复位信号端的有效脉冲信号为低电位时，第八开关晶体管可以为P型开关晶体管，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，在输入信号端Input的有效脉冲信号为高电位时，如图2b所示，第八开关晶体管可以为N型开关晶体管。

在具体实施时，在本发明实施例提供的上述移位寄存器中，第八开关晶体管在第二复位信号端的控制下处于导通状态时，将第二参考信号端的信号提供给驱动信号输出端。

以上仅是举例说明移位寄存器中电位稳定模块的具体结构，在具体实施时，电位稳定模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，在输入信号端的有效脉冲信号为高电位时，第一参考信号端的电位为低电位，第二参考信号端的电位为低电位。其中，第一参考信号端的电压大于或等于第二参考信号端的电压。在第一参考信号端的电压大于第二参考信号端的电压时，可以防止移位寄存器漏电。在实际应用中，第一参考信号端的的电压和第二参考信号端的电压需要根据实际应用情况来设计确定，在此不作限定。

进一步地，在具体实施时，在本发明实施例提供的上述移位寄存器中，第一参考信号端的与第二参考信号端为同一信号端。这样第一参考信号端的电压等于第二参考信号端的电压。并且还可以进一步减少信号线的设置，简化制备工艺。

较佳地，为了简化制备工艺，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a和图2b所示，所有开关晶体管均可以为N型开关晶体管，在此不作限定。

进一步的，在具体实施时，N型开关晶体管在高电位作用下导通，在低电位作用下截止；P型开关晶体管在高电位作用下截止，在低电位作用下导通。

需要说明的是，本发明上述实施例中提到的开关晶体管可以是非晶硅薄膜晶体管(a-Si TFT)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Scmiconductor)，在此不作限定。在具体实施中，这些晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。

下面结合电路时序图对本发明实施例提供的上述移位寄存器的工作过程作以描述。其中，以第一参考信号端的电压等于第二参考信号端的电压为例。下述描述中以1表示高电位信号，0表示低电位信号，其中，1和0代表其逻辑电位，仅是为了更好的解释本发明实施例提供的上述移位寄存器的工作过程，而不是在具体实施时施加在各开关晶体管的栅极上的电位。

实施例一、

以图2a所示的移位寄存器的结构为例对其工作过程作以描述，其中，在图2a所示的移位寄存器中，所有开关晶体管均为N型开关晶体管，各N型开关晶体管在高电位作用下导通，在低电位作用下截止；第一参考信号端VSS1的电位为低电位，对应的输入输出时序图如图3a所示，具体地，选取如图3a所示的输入输出时序图中的第一阶段T1、第二阶段T2、第三阶段T3、第四阶段T4、第五阶段T5以及第六阶段T6六个阶段。

在第一阶段T1，Input＝1，RST1＝0，CLK＝0，CLKB＝1。

由于Input＝1，因此第三开关晶体管M3与第四开关晶体管M4均导通。由于第三开关晶体管M3导通并将高电位的输入信号端Input的信号提供给第一节点A，并且由于第三开关晶体管M3的栅极和漏极均与输入信号端Input相连，以及第三开关晶体管M3的栅极的电压与输入信号端Input的电压V_Input相等，在第三开关晶体管M3的栅极与其源极之间的栅源电压V_gs(M3)大于第三开关晶体管M3的阈值电压V_th(M3)，即V_gs(M3)>V_th(M3)时第三开关晶体管M3处于导通状态并将输入信号端Input的信号提供给第一节点A，直至第一节点A处于高电位时的电压V_A＝V_Input-V_th(M3)时，第三开关晶体管M3才会截止，从而使第一节点A的电位为高电位，且第一节点A的电压V_A＝V_Input-V_th(M3)。由于第一节点A的电位为高电位，因此第五开关晶体管M5导通并将低电位的第一时钟信号端CLK的信号提供给驱动信号输出端Output，因此第二电容C2充电，驱动信号输出端Output的电位为低电位，即驱动信号输出端Output输出低电位的驱动信号。由于第四开关晶体管M4导通并将低电位的第一参考信号端VSS1的信号提供给第二节点B，因此第二节点B的电位为低电位。由于第二节点B的电位为低电位，因此第二开关晶体管M2与第六开关晶体管M6均截止。由于CLKB＝1，因此第七开关晶体管M7导通并将低电位的第二参考信号端VSS2的信号提供给驱动信号输出端Output，进一步保证驱动信号输出端Output的电位为低电位。由于RST1＝0，因此第一开关晶体管M1截止。

在第二阶段T2，Input＝1，RST1＝0，CLK＝1，CLKB＝0。

由于Input＝1，因此第四开关晶体管M4导通。由于第四开关晶体管M4导通并将低电位的第一参考信号端VSS1的信号提供给第二节点B，因此第二节点B的电位为低电位。由于CLK＝1，且第二节点B的电位为低电位，因此第一电容C1充电，第二开关晶体管M2与第六开关晶体管M6均截止。虽然第三开关晶体管M3的栅极与输入信号端Input相连，但是由于第二电容C2的自举作用保持第一节点A为具有电压V_A＝V_Input-V_th(M3)的高电位，因此第三开关晶体管M3截止，使得第一节点A处于浮接状态。由于第一节点A的电位保持为高电位，因此第五开关晶体管M5导通并将高电位的第一时钟信号端CLK的信号提供给驱动信号输出端Output，因此驱动信号输出端Output的电位为高电位，即驱动信号输出端Output输出高电位的驱动信号。由于第二电容C2的自举作用，为了保持第一节点A与驱动信号输出端Output之间的电压差稳定，使得第一节点A的电位被进一步拉高，保证了第五开关晶体管M5完全导通，以将高电位的第一时钟信号端CLK的信号提供给驱动信号输出端Output。由于RST1＝0，因此第一开关晶体管M1截止。由于CLKB＝0，因此第七开关晶体管M7截止。

在第三阶段T3，Input＝0，RST1＝0，CLK＝1，CLKB＝0。

由于Input＝0，因此第三开关晶体管M3与第四开关晶体管M4均截止，因此第一节点A与第二节点B均处于浮接状态。由于第一节点A处于浮接状态，由于第二电容C2的自举作用可以保持其两端的电压差稳定，因此可以保持第一节点A为具有电压V_A＝V_Input-V_th(M3)的高电位。由于第一节点A的电位保持为高电位，因此第五开关晶体管M5导通并将高电位的第一时钟信号端CLK的信号提供给驱动信号输出端Output，因此驱动信号输出端Output的电位为高电位，即驱动信号输出端Output输出高电位的驱动信号。由于第二电容C2的自举作用，为了保持第一节点A与驱动信号输出端Output之间的电压差稳定，使得第一节点A的电位被进一步拉高，保证了第五开关晶体管M5完全导通，以将高电位的第一时钟信号端CLK的信号提供给驱动信号输出端Output。由于第一电容C1的自举作用可以保持两端的电压差稳定，因此第二节点B的电位保持为低电位。由于第二节点B的电位为低电位，因此第二开关晶体管M2与第六开关晶体管M6均截止。由于RST1＝0，因此第一开关晶体管M1截止。由于CLKB＝0，因此第七开关晶体管M7截止。

在第四阶段T4，Input＝0，RST1＝1，CLK＝0，CLKB＝1。

由于Input＝0，因此第三开关晶体管M3与第四开关晶体管M4均截止。由于RST1＝1，因此第一开关晶体管M1导通。由于第一开关晶体管M1导通，因此第一节点A与第二节点B导通，使得第二节点B的电位为高电位。由于第二节点B的电位为高电位，因此第二开关晶体管M2导通并将低电位的第一参考信号端VSS1的信号提供给第一节点A，以及使第二开关晶体管M2的栅极与漏极相连形成二极管结构，从而使第一节点A的高电位通过形成二极管结构的第二开关晶体管M2进行放电，直至第二开关晶体管M2的栅源电压V_gs(M2)等于第二开关晶体管M2的阈值电压V_th(M2)，即V_gs(M2)＝V_th(M2)时第二开关晶体管M2截止，使得第一节点A与第二节点B均为具有电压V_th(M2)的低电位。由于第一节点A的电位为低电位，因此第五开关晶体管M5截止。由于第二节点B的电位为低电位，因此第二开关晶体管M2与第六开关晶体管M6均截止。由于CLKB＝1，因此第七开关晶体管M7导通并将低电位的第二参考信号端VSS2的信号提供给驱动信号输出端Output，因此驱动信号输出端Output的电位为低电位，即驱动信号输出端Output输出低电位的驱动信号。由于第一节点A与第二节点B均为具有电压V_th(M2)的低电位，因此第一电容C1两端的电压差为V_th(M2)以及第二电容C2两端的电压差为V_th(M2)。

在第五阶段T5，Input＝0，RST1＝0，CLK＝1，CLKB＝0。

由于Input＝0，因此第三开关晶体管M3与第四开关晶体管M4均截止，因此第一节点A与第二节点B均处于浮接状态。由于第二节点B处于浮接状态，且CLK＝1与第一电容C1的自举作用，为了保持其两端的电压差稳定，因此第二节点B的电位被拉高到具有电压V_th(M2)+V_comp的高电位，因此第二节点B的电位为高电位。由于第二节点B的电位为高电位，因此第二开关晶体管M2与第六开关晶体管M6均导通。由于第二开关晶体管M2导通并将低电位的第一参考信号端VSS1的信号提供给第一节点A，因此第一节点A为低电位，由于第一节点A为低电位，因此第五开关晶体管M5截止。由于第六开关晶体管M6导通并将低电位的第二参考信号端VSS2的信号提供给驱动信号输出端Output，因此驱动信号输出端Output的电位为低电位，即驱动信号输出端Output输出低电位的驱动信号。由于RST1＝0，因此第一开关晶体管M1截止。由于CLKB＝0，因此第七开关晶体管M7截止。

在第六阶段T6，Input＝0，RST1＝0，CLK＝0，CLKB＝1。

由于Input＝0，因此第三开关晶体管M3与第四开关晶体管M4均截止，因此第一节点A与第二节点B均处于浮接状态。由于第二节点B处于浮接状态，且CLK＝0与第一电容C1的自举作用，为了保持其两端的电压差稳定，因此第二节点B的电位为具有电压V_th(M2)的低电位，因此第二节点B的电位为低电位，第二开关晶体管M2与第六开关晶体管M6均截止。由于CLKB＝1，因此第七开关晶体管M7导通并将低电位的第二参考信号端VSS2的信号提供给驱动信号输出端Output，因此驱动信号输出端Output的电位为低电位，即驱动信号输出端Output输出低电位的驱动信号。由于RST1＝0，因此第一开关晶体管M1截止。

在本发明实施例提供的上述移位寄存器中，在第六阶段T6之后，一直重复执行第五阶段T5与第六阶段T6的工作过程，直至下一帧开始。

实施例二、

以图2b所示的移位寄存器的结构为例对其工作过程作以描述，其中，在图2b所示的移位寄存器中，所有开关晶体管均为N型开关晶体管，各N型开关晶体管在高电位作用下导通，在低电位作用下截止；第一参考信号端VSS1的电位为低电位，对应的输入输出时序图如图3b所示，具体地，选取如图3b所示的输入输出时序图中的第一阶段T1、第二阶段T2、第三阶段T3、第四阶段T4、第五阶段T5以及第六阶段T6六个阶段。

在第一阶段T1，Input＝1，RST1＝0，RST2＝0，CLK＝0，CLKB＝1。由于RST2＝0，因此第八开关晶体管M8截止。其余具体工作过程与实施例一中的第一阶段T1的工作过程相同，在此不作赘述。

在第二阶段T2，Input＝1，RST1＝0，RST2＝0，CLK＝1，CLKB＝0。由于RST2＝0，因此第八开关晶体管M8截止。其余具体工作过程与实施例一中的第二阶段T2的工作过程相同，在此不作赘述。

在第三阶段T3，Input＝0，RST1＝0，RST2＝0，CLK＝1，CLKB＝0。由于RST2＝0，因此第八开关晶体管M8截止。其余具体工作过程与实施例一中的第三阶段T3的工作过程相同，在此不作赘述。

在第四阶段T4，前半时间段，Input＝0，RST1＝1，RST2＝0，CLK＝0，CLKB＝1。由于RST2＝0，因此第八开关晶体管M8截止。其余具体工作过程与实施例一中的第四阶段T4的工作过程相同，在此不作赘述。

后半时间段，Input＝0，RST1＝1，RST2＝1，CLK＝0，CLKB＝1。由于RST2＝1，因此第八开关晶体管M8导通并将低电位的第二参考信号端VSS2的信号提供给驱动信号输出端Output，进一步保证驱动信号输出端Output的电位为低电位。其余具体工作过程与实施例一中的第四阶段T4的工作过程相同，在此不作赘述。

在第五阶段T5，前半时间段，Input＝0，RST1＝0，RST2＝1，CLK＝1，CLKB＝0。由于RST2＝1，因此第八开关晶体管M8导通并将低电位的第二参考信号端VSS2的信号提供给驱动信号输出端Output，进一步保证驱动信号输出端Output的电位为低电位。其余具体工作过程与实施例一中的第五阶段T5的工作过程相同，在此不作赘述。

后半时间段，Input＝0，RST1＝0，RST2＝0，CLK＝1，CLKB＝0。由于RST2＝0，因此第八开关晶体管M8截止。其余具体工作过程与实施例一中的第五阶段T5的工作过程相同，在此不作赘述。

在第六阶段T6，Input＝0，RST1＝0，RST2＝0，CLK＝0，CLKB＝1。由于RST2＝0，因此第八开关晶体管M8截止。其余具体工作过程与实施例一中的第六阶段T6的工作过程相同，在此不作赘述。

在本发明实施例提供的上述移位寄存器中，在第六阶段T6之后，一直重复执行第五阶段T5的后半时间段与第六阶段T6的工作过程，直至下一帧开始。

在本发明实施例提供的上述移位寄存器中，在第四阶段，由于形成二极管结构的第二开关晶体管M2可以将第二开关晶体管M2的阈值电压Vth(M2)写入到第二节点，从而在第五阶段通过第一电容的自举作用使第二节点的电位被拉高后，第二节点的电压同样被拉高电压V_comp，使得第二节点的电压为：V_th(M2)+V_comp，使得第二开关晶体管M2的Vgs(M2)＝V_comp，从而可以保持第二开关晶体管始终处于导通状态，以将低电位的第一参考信号端的信号提供给第一节点，保持第一节点的电位为低电位，进而减低驱动信号输出端的输出噪声，避免显示异常，提高显示装置的显示稳定性。

在具体实施时，在本发明实施例提供的上述移位寄存器中，在其工作过程的第四阶段中，电压V_comp满足公式：其中V_CLK代表第一时钟信号端的电压幅度，c1代表第一电容的电容值，Cpd＝c1+Cgs(M1)+Cgs(M2)+Cgd(M2)+Cgd(M4)+Cgs(M6)+Cgd(M6)，Cgs(M1)代表第一开关晶体管的栅极与源极之间的寄生电容，Cgs(M2)代表第二开关晶体管的栅极与源极之间的寄生电容，Cgd(M2)代表第二开关晶体管的栅极与漏极之间的寄生电容，Cgd(M4)代表第四开关晶体管的栅极与漏极之间的寄生电容，Cgs(M6)代表第六开关晶体管的栅极与源极之间的寄生电容，Cgd(M6)代表第六开关晶体管的栅极与漏极之间的寄生电容。

下面以图2b所示的移位寄存器的具体结构以及电压步长为2V为例，仿真模拟在工作过程中第二开关晶体管M2的阈值电压Vth(M2)向右漂移对应第二节点的电压的关系。第二开关晶体管M2的阈值电压Vth(M2)向右漂移的仿真模拟结果如图4a所示，横坐标代表电压，纵坐标代表电流。其中，S1、S2、S3、S4、S5、S6以及S7分别代表第二开关晶体管M2的阈值电压Vth(M2)向右漂移0V、2V、4V、6V、8V、10V以及12V的仿真模拟曲线。与图4a中S1-S7对应的第一节点以及第二节点的电压仿真模拟图为图4b所示，横坐标代表时间，纵坐标代表电压。其中，S0代表第二开关晶体管M2的阈值电压Vth(M2)向右漂移0V、2V、4V、6V、8V、10V以及12V时第一节点的电压。S1’-S7’分别代表第二开关晶体管M2的阈值电压Vth(M2)向右漂移0V、2V、4V、6V、8V、10V以及12V时第二节点的电压。从图4a和图4b中，可以看出，随着第二开关晶体管M2的阈值电压Vth(M2)的增加，第二节点的电压也会相应增加，从而可以补偿第二开关晶体管M2的阈值电压Vth(M2)的漂移。

基于同一发明构思，本发明实施例还提供了一种本发明提供的上述任一种移位寄存器的驱动方法，如图5所示，包括：第一阶段、第二阶段、第三阶段、第四阶段、第五阶段以及第六阶段；其中，

S501、在第一阶段，输入模块在输入信号端的控制下将输入信号端的信号提供给第一节点，在输入信号端的控制下将第一参考信号端的信号提供给第二节点；第一输出模块在第一节点的信号的控制下将第一时钟信号端的信号提供给驱动信号输出端；第二输出模块在第二时钟信号端的控制下将第二参考信号端的信号提供给驱动信号输出端；

S502、在第二阶段，第一输出模块在第一节点的信号的控制下将第一时钟信号端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时，保持第一节点与驱动信号输出端之间的电压差稳定；输入模块在输入信号端的控制下将第一参考信号端的信号提供给第二节点；

S503、在第三阶段，第一输出模块在第一节点的信号的控制下将第一时钟信号端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时，保持第一节点与驱动信号输出端之间的电压差稳定；电压耦合模块在第二节点处于浮接状态时，保持第二节点与第一时钟信号端之间的电压差稳定；

S504、在第四阶段，阈值电压写入模块在第一复位信号端的控制下导通第一节点与第二节点，以及在第二节点的信号的控制下将第一参考信号端的信号提供给第一节点；第二输出模块在第二时钟信号端的控制下将第二参考信号端的信号提供给驱动信号输出端；

S505、在第五阶段，电压耦合模块在第二节点处于浮接状态时，保持第二节点与第一时钟信号端之间的电压差稳定；第二输出模块在第二节点的信号的控制下将第二参考信号端的信号提供给驱动信号输出端；阈值电压写入模块在第二节点的信号的控制下将第一参考信号端的信号提供给第一节点；

S506、在第六阶段，电压耦合模块在第二节点处于浮接状态时，保持第二节点与第一时钟信号端之间的电压差稳定；第二输出模块在第二时钟信号端的控制下将第二参考信号端的信号提供给驱动信号输出端。

本发明实施例提供的上述驱动方法，可以补偿第二节点的电压，以保证在移位寄存器输出驱动信号的有效脉冲信号之后，可以使第一节点的电位处于无效电位的稳定状态，从而降低驱动信号输出端的输出噪声，进而可以避免显示出现异常。

进一步地，在本发明实施例提供的上述驱动方法中，在各移位寄存器还包括电位稳定模块时，

第四阶段具体包括：前半时间段，阈值电压写入模块在第一复位信号端的控制下导通第一节点与第二节点，以及在第二节点的信号的控制下将第一参考信号端的信号提供给第一节点；第二输出模块在第二时钟信号端的控制下将第二参考信号端的信号提供给驱动信号输出端；

后半时间段，阈值电压写入模块在第一复位信号端的控制下导通第一节点与第二节点，以及在第二节点的信号的控制下将第一参考信号端的信号提供给第一节点；第二输出模块在第二时钟信号端的控制下将第二参考信号端的信号提供给驱动信号输出端；电位稳定模块在第二复位信号端的控制下将第二参考信号端的信号提供给驱动信号输出端；

第五阶段具体包括：前半时间段，电压耦合模块在第二节点处于浮接状态时，保持第二节点与第一时钟信号端之间的电压差稳定；第二输出模块在第二节点的信号的控制下将第二参考信号端的信号提供给驱动信号输出端；阈值电压写入模块在第二节点的信号的控制下将第一参考信号端的信号提供给第一节点；电位稳定模块在第二复位信号端的控制下将第二参考信号端的信号提供给驱动信号输出端；

后半时间段，电压耦合模块在第二节点处于浮接状态时，保持第二节点与第一时钟信号端之间的电压差稳定；第二输出模块在第二节点的信号的控制下将第二参考信号端的信号提供给驱动信号输出端；阈值电压写入模块在第二节点的信号的控制下将第一参考信号端的信号提供给第一节点。

基于同一发明构思，本发明实施例还提供一种栅极驱动电路，如图6所示，包括：级联的N个本发明实施例提供的上述任一种移位寄存器SR(1)、SR(2)、SR(3)…SR(n)、SR(n-1)、SR(n+1)；其中，N为大于或等于4的整数；

第1级移位寄存器SR(1)的输入信号端Input与第一帧触发信号端STV1相连；

第2级移位寄存器SR(2)的输入信号端Input与第二帧触发信号端STV2相连；

第n级移位寄存器SR(n)的输入信号端Input分别与第n-2级移位寄存器SR(n-2)的驱动信号输出端Output相连；

第n-2级移位寄存器SR(n-2)的第一复位信号端RST1分别与第n+1级移位寄存器SR(n+1)的驱动信号输出端Output相连；其中，n为大于或等于3且小于或等于N-1的整数。

进一步地，在具体实施时，在本发明实施例提供的上述驱动方法中，在各移位寄存器还包括电位稳定模块时，第n-2级移位寄存器的第二复位信号端分别与第n+2级移位寄存器的驱动信号输出端相连。

进一步地，在具体实施时，在本发明实施例提供的上述驱动方法中，第一参考信号端与第二参考信号端为同一信号端。

具体地，上述栅极驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。该栅极驱动电路可以应用于液晶显示面板中，也可以应用于有机电致发光显示面板中，在此不作限定。

具体地，在本发明实施例提供的上述栅极驱动电路中，如图6所示，第6k+1级移位寄存器的第一时钟信号端CLK与第6k+4级移位寄存器的第二时钟信号端CLKB均与同一时钟端即第一时钟端ck1相连；第6k+2级移位寄存器的第一时钟信号端CLK与第6k+5级移位寄存器的第二时钟信号端CLKB均与同一时钟端即第二时钟端ck2相连；第6k+3级移位寄存器的第一时钟信号端CLK与第6k+6级移位寄存器的第二时钟信号端CLKB均与同一时钟端即第三时钟端ck3相连；第6k+4级移位寄存器的第一时钟信号端CLK与第6k+1级移位寄存器的第二时钟信号端CLKB均与同一时钟端即第四时钟端ck4相连；第6k+5级移位寄存器的第一时钟信号端CLK与第6k+2级移位寄存器的第二时钟信号端CLKB均与同一时钟端即第五时钟端ck5相连；第6k+6级移位寄存器的第一时钟信号端CLK与第6k+3级移位寄存器的第二时钟信号端CLKB均与同一时钟端即第六时钟端ck6相连；其中，k为大于或等于0的整数。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述任一种栅极驱动电路。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。该显示装置的实施可以参见上述移位寄存器的实施例，重复之处不再赘述。

本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示装置，包括：输入模块、电压耦合模块、阈值电压写入模块、第一输出模块以及第二输出模块；其中，输入模块用于在输入信号端的控制下将输入信号端的信号提供给第一节点，在输入信号端的控制下将第一参考信号端的信号提供给第二节点；电压耦合模块用于在第二节点处于浮接状态时，保持第二节点与第一时钟信号端之间的电压差稳定；阈值电压写入模块用于在第一复位信号端的控制下导通第一节点与第二节点，以及在第二节点的信号的控制下将第一参考信号端的信号提供给第一节点；第一输出模块用于在第一节点的信号的控制下将第一时钟信号端的信号提供给驱动信号输出端，以及在第一节点处于浮接状态时，保持第一节点与驱动信号输出端之间的电压差稳定；第二输出模块用于在第二节点的信号的控制下将第二参考信号端的信号提供给驱动信号输出端，以及在第二时钟信号端的控制下将第二参考信号端的信号提供给驱动信号输出端。因此，可以通过上述四个模块的相互配合，可以补偿第二节点的电压，以保证在移位寄存器输出驱动信号的有效脉冲信号之后，可以使第一节点的电位处于无效电位的稳定状态，从而降低驱动信号输出端的输出噪声，进而可以避免显示出现异常。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。