一种移位寄存器及其驱动方法、栅极驱动电路与流程

本申请涉及但不限于显示技术领域，尤其涉及一种移位寄存器单元移位寄存器及其驱动方法、栅极驱动电路。

背景技术：

近年来，平板显示器，如薄膜晶体管液晶显示面板(thinfilmtransistor-liquidcrystaldisplay，tft-lcd)和有源矩阵有机发光二极管显示面板(activematrixorganiclightemittingdiode，amoled)，由于具有重量轻，厚度薄以及低功耗等优点，因而被广泛应用于电视、手机等电子产品中。

随着科技的进步，高分辨率、窄边框的显示面板成为发展的趋势，为此出现了阵列基板栅极驱动(gatedriveronarray，goa)技术，goa技术是指将用于驱动栅线的goa电路设置在显示面板中阵列基板的有效显示区域两侧的技术，其中，goa电路中包括多个移位寄存器。

在相关技术提供的移位寄存器中，上拉节点的电压可能会出现流失，导致显示面板的输出信号不完整，影响显示面板的显示品质。

技术实现要素：

本申请实施例提供了一种移位寄存器及其驱动方法、栅极驱动电路，能够提升显示面板的显示品质。

第一方面，本申请实施例提供了一种移位寄存器，包括：输入子电路、下拉控制子电路、输出子电路和复位子电路，其中：

所述输入子电路，用于在第一时钟信号的控制下，向上拉节点提供第一输入信号；

所述下拉控制子电路，用于在第一输入信号及上拉节点的控制下，向下拉节点提供第一电源信号；

所述输出子电路，用于在上拉节点的控制下，输出第一输出信号及第二输出信号，所述第一输出信号及所述第二输出信号中分别携带第二时钟信号；并在第一节点的控制下，控制上拉节点的电压；

所述复位子电路，用于在第三时钟信号的控制下，对上拉节点、第一输出信号和第二输出信号进行复位。

可选地，所述移位寄存器还包括：输出降噪子电路，其中：

所述输出降噪子电路，用于在所述上拉节点的控制下，控制所述下拉节点的电压。

可选地，所述输出降噪子电路包括第一晶体管、第二晶体管和第三晶体管，其中：

所述第一晶体管的控制极与所述上拉节点连接，所述第一晶体管的第一极与第二节点连接，所述第一晶体管的第二极与第三节点连接；

所述第二晶体管的控制极与所述上拉节点连接，所述第二晶体管的第一极与第三节点连接，所述第二晶体管的第二极与第一电源端连接；

所述第三晶体管的控制极与所述下拉节点连接，所述第三晶体管的第一极与第三节点连接，所述第三晶体管的第二极与第二电源端连接。

可选地，所述移位寄存器还包括输出控制子电路，其中：

所述输出控制子电路用于在第三时钟信号的控制下，降低第二输出信号的输出下降沿时间。

可选地，所述输出控制子电路包括第四晶体管和第五晶体管，其中：

所述第四晶体管的控制极与第三时钟信号端连接，所述第四晶体管的第一极与第二输出端连接，所述第四晶体管的第二极与第一节点连接；

所述第五晶体管的控制极与第三时钟信号端连接，所述第五晶体管的第一极与第一节点连接，所述第五晶体管的第二极与第一电源端连接。

可选地，所述输入子电路包括：第六晶体管和第七晶体管，其中：

所述第六晶体管的控制极与第一时钟信号端连接，所述第六晶体管的第一极与第一信号输入端连接，所述第六晶体管的第二极与第一节点连接；

所述第七晶体管的控制极与第一时钟信号端连接，所述第七晶体管的第一极与第一节点连接，所述第七晶体管的第二极与上拉节点连接。

可选地，所述下拉控制子电路包括：第八晶体管、第九晶体管、第十晶体管和第十一晶体管，其中：

所述第八晶体管的控制极与第二节点连接，所述第八晶体管的第一极与第二电源端连接，所述第八晶体管的第二极与所述下拉节点连接；

所述第九晶体管的控制极与第一极分别与第二电源端连接，所述第九晶体管的第二极与第二节点连接；

所述第十晶体管的控制极与所述上拉节点连接，所述第十晶体管的第一极与所述下拉节点连接，所述第十晶体管的第二极与第一电源端连接；

所述第十一晶体管的控制极与第一信号输入端连接，所述第十一晶体管的第一极与所述下拉节点连接，所述第十一晶体管的第二极与第一电源端连接。

可选地，所述输出子电路包括：第十二晶体管、第十三晶体管、第十四晶体管和电容，其中：

所述第十二晶体管的控制极与所述上拉节点连接，所述第十二晶体管的第一极与第一节点连接，所述第十二晶体管的第二极与第二电源端连接；

所述第十三晶体管的控制极与所述上拉节点连接，所述第十三晶体管的第一极与第二时钟信号端连接，所述第十三晶体管的第二极与第一输出端连接；

所述第十四晶体管的控制极与所述上拉节点连接，所述第十四晶体管的第一极与第二时钟信号端连接，所述第十四晶体管的第二极与第二输出端连接；

所述电容的一端与所述上拉节点连接，所述电容的另一端与第一输出端连接。

可选地，所述复位子电路包括：第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管和第二十晶体管，其中：

所述第十五晶体管的控制极与第三时钟信号端连接，所述第十五晶体管的第一极与上拉节点连接，所述第十五晶体管的第二极与第一节点连接；

所述第十六晶体管的控制极与第三时钟信号端连接，所述第十六晶体管的第一极与第一节点连接，所述第十六晶体管的第二极与第一电源端连接；

所述第十七晶体管的控制极与下拉节点连接，所述第十七晶体管的第一极与上拉节点连接，所述第十七晶体管的第二极与第一节点连接；

所述第十八晶体管的控制极与下拉节点连接，所述第十八晶体管的第一极与第一节点连接，所述第十八晶体管的第二极与第一电源端连接；

所述第十九晶体管的控制极与下拉节点连接，所述第十九晶体管的第一极与第一输出端连接，所述第十九晶体管的第二极与第一电源端连接；

所述第二十晶体管的控制极与下拉节点连接，所述第二十晶体管的第一极与第二输出端连接，所述第二十晶体管的第二极与第一电源端连接。

可选地，所述下拉控制子电路还用于在第二输入信号的控制下，对下拉节点进行复位。

可选地，所述下拉控制子电路包括第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第二十一晶体管，其中：

所述第八晶体管的控制极与第二节点连接，所述第八晶体管的第一极与第二电源端连接，所述第八晶体管的第二极与下拉节点连接；

所述第九晶体管的控制极与第一极分别与第二电源端连接，所述第九晶体管的第二极与第二节点连接；

所述第十晶体管的控制极与所述上拉节点连接，所述第十晶体管的第一极与所述下拉节点连接，所述第十晶体管的第二极与第一电源端连接；

所述第十一晶体管的控制极与第一信号输入端连接，所述第十一晶体管的第一极与所述下拉节点连接，所述第十一晶体管的第二极与第一电源端连接；

所述第二十一晶体管的控制极与第二信号输入端连接，所述第二十一晶体管的第一极与所述下拉节点连接，所述第二十一晶体管的第二极与第一电源端连接。

第二方面，本申请实施例提供了一种栅极驱动电路，其特征在于，包括：多个级联的如前所述的移位寄存器；

第一级移位寄存器的第一信号输入端与初始信号输入端连接，第n+2级移位寄存器的第一信号输入端与第n+1级移位寄存器的第一信号输出端连接，n为大于或等于0的整数；

每一级移位寄存器的第二信号输入端与外部的第二输入端连接；

第(4n+1)级移位寄存器的第一时钟信号端与外部的第一时钟信号线连接，第二时钟信号端与外部的第二时钟信号线连接，第三时钟信号端与外部的第三时钟信号线连接；

第(4n+2)级移位寄存器的第一时钟信号端与外部的第二时钟信号线连接，第二时钟信号端与外部的第三时钟信号线连接，第三时钟信号端与外部的第四时钟信号线连接；

第(4n+3)级移位寄存器的第一时钟信号端与外部的第三时钟信号线连接，第二时钟信号端与外部的第四时钟信号线连接，第三时钟信号端与外部的第一时钟信号线连接；

第(4n+4)级移位寄存器的第一时钟信号端与外部的第四时钟信号线连接，第二时钟信号端与外部的第一时钟信号线连接，第三时钟信号端与外部的第二时钟信号线连接。

第三方面，本申请实施例提供了一种移位寄存器的驱动方法，其特征在于，应用于如前所述的移位寄存器中，所述方法包括：

输入子电路在第一时钟信号端的控制下，向上拉节点提供第一信号输入端的信号；下拉控制子电路在第一信号输入端及上拉节点的控制下，向下拉节点提供第一电源端的信号；

输出子电路在上拉节点的控制下，分别向第一输出端、第二输出端提供第二时钟信号端的信号；并在第一节点的控制下，控制上拉节点的电压；

复位子电路在第三时钟信号端的控制下，向上拉节点、第一输出端、第二输出端提供第一电源端的信号。

与相关技术相比，本申请实施例的移位寄存器及其驱动方法、栅极驱动电路，通过输出子电路在第一节点的控制下，控制上拉节点的电压，确保上拉节点的电压不会流失，保证第二时钟信号完整地输出至第一输出信号及第二输出信号，提升了显示面板的显示品质。

本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书、权利要求书以及附图中所描述的方案来实现和获得。

附图说明

附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。

图1为本申请实施例的一种示例性的移位寄存器的结构示意图一；

图2为本申请实施例的一种示例性的移位寄存器的结构示意图二；

图3为本申请实施例提供的输出降噪子电路的等效电路图；

图4为本申请实施例的一种示例性的移位寄存器的结构示意图三；

图5为本申请实施例提供的输出控制子电路的等效电路图；

图6为本申请实施例提供的输入子电路的等效电路图；

图7为本申请实施例提供的下拉控制子电路的等效电路图一；

图8为本申请实施例提供的输出子电路的等效电路图；

图9为本申请实施例提供的复位子电路的等效电路图；

图10为本申请实施例提供的移位寄存器的等效电路图一；

图11为本申请实施例提供的下拉控制子电路的等效电路图二；

图12为本申请实施例提供的移位寄存器的等效电路图二；

图13为本申请实施例的移位寄存器的工作时序图；

图14为本申请实施例提供的移位寄存器的驱动方法的流程图；

图15为本申请实施例提供的栅极驱动电路的结构示意图。

附图标记说明：

input—第一信号输入端；ck—第二信号输入端；

output1—第一输出端；output2—第二输出端；

clk1—第一时钟信号端；clk2—第二时钟信号端；

clk3—第三时钟信号端；clk4—第四时钟信号端；

vss—第一电源端；vgh—第二电源端；

q—上拉节点；qb—下拉节点；

na—第一节点；nb—第二节点；

nc—第三节点；c—电容；

m1～m21—晶体管。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

除非另外定义，本发明实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语一直出该词前面的元件或误检涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者误检。

本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本发明实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极。

本申请实施例提供一种移位寄存器，图1为本申请实施例提供的移位寄存器的结构示意图一，如图1所示，本申请实施例提供的移位寄存器包括：输入子电路、下拉控制子电路、输出子电路和复位子电路，其中：

输入子电路，用于在第一时钟信号的控制下，向上拉节点q提供第一输入信号；

下拉控制子电路，用于在第一输入信号及上拉节点q的控制下，向下拉节点qb提供第一电源信号；

输出子电路，用于在上拉节点q的控制下，输出第一输出信号及第二输出信号，所述第一输出信号及所述第二输出信号中分别携带第二时钟信号；并在第一节点na的控制下，控制上拉节点q的电压；

复位子电路，用于在第三时钟信号的控制下，对上拉节点q、第一输出信号和第二输出信号进行复位。

具体的，输入子电路，分别与第一信号输入端input、上拉节点q、第一节点na和第一时钟信号端clk1连接，用于在第一时钟信号端clk1的控制下，向上拉节点q提供第一信号输入端input的信号；

下拉控制子电路，分别与第一信号输入端input、上拉节点q、下拉节点qb、第一电源端vss和第二电源端vgh连接，用于在第一信号输入端input及上拉节点q的控制下，向下拉节点qb提供第一电源端vss的信号；

输出子电路，分别与上拉节点q、第一节点na、第二时钟信号端clk2、第二电源端vgh、第一输出端output1和第二输出端output2连接，用于在上拉节点q的控制下，分别向第一输出端output1、第二输出端output2提供第二时钟信号端clk2的信号；并在第一节点na的控制下，控制上拉节点q的电压；

复位子电路，分别与上拉节点q、下拉节点qb、第一节点na、第一电源端vss、第三时钟信号端clk3、第一输出端output1和第二输出端output2连接，用于在第三时钟信号端clk3的控制下，向上拉节点q、第一输出端output1和第二输出端output2提供第一电源端vss的信号。

本申请实施例的移位寄存器，通过输出子电路在第一节点na的控制下，控制上拉节点q的电压，确保上拉节点的电压不会流失，进而保证第二时钟信号端clk2的信号完整地输出至第一输出端和第二输出端，提升了显示面板的显示品质。

可选地，如图2所示，该移位寄存器还包括：输出降噪子电路，其中：

输出降噪子电路，用于在上拉节点q的控制下，控制下拉节点qb的电压。

具体的，输出降噪子电路，分别与上拉节点q、下拉节点qb、第二节点nb、第一电源端vss和第二电源端vgh连接，用于在上拉节点q的控制下，控制下拉节点qb的电压。

可选地，图3为本申请实施例提供的输出降噪子电路的等效电路图，如图3所示，本申请实施例提供的输出降噪子电路包括：第一晶体管m1、第二晶体管m2和第三晶体管m3。

具体的，第一晶体管m1的控制极与上拉节点q连接，第一晶体管m1的第一极与第二节点nb连接，第一晶体管m1的第二极与第三节点nc连接；第二晶体管m2的控制极与上拉节点q连接，第二晶体管m2的第一极与第三节点nc连接，第二晶体管m2的第二极与第一电源端vss连接；第三晶体管m3的控制极与下拉节点qb连接，第三晶体管m3的第一极与第三节点nc连接，第三晶体管m3的第二极与第二电源端vgh连接。

图3中具体示出了输出降噪子电路的一种示例性结构。本领域技术人员容易理解是，输出降噪子电路的实现方式不限于此，只要能够实现其各自的功能即可。

目前显示行业tft制作工艺包括非晶硅(a-si)、氧化物(oxide)、低温多晶硅(ltps)等，由于oxide工艺迁移率高、均一性好、稳定性高等优点特别适用于中大型尺寸面板。但是由于oxidetft特性易受到水汽、氧浓度以及光照等影响，会造成vth在0v以下，如果采用传统a-si工艺栅极驱动电路结构，极易造成显示异常。本申请实施例通过设置第三晶体管m3的第一极连接在第一晶体管m1和第二晶体管m2之间，确保下拉节点qb在vth较低时(例如，等于-4v)可以处于较高电压。

可选地，如图4所示，该移位寄存器还包括：输出控制子电路，其中：输出控制子电路用于在第三时钟信号的控制下，降低第二输出信号的输出下降沿时间。

具体的，输出控制子电路分别与第二输出端output2、第一节点na、第三时钟信号端clk3和第一电源端vss连接，用于在第三时钟信号端clk3的控制下，降低第二输出端output2的输出信号的输出下降沿时间。

可选地，图5为本申请实施例提供的输出控制子电路的等效电路图，如图5所示，本申请实施例提供的输出控制子电路包括：第四晶体管m4和第五晶体管m5。

具体的，第四晶体管m4的控制极与第三时钟信号端clk3连接，第四晶体管m4的第一极与第二输出端output2连接，第四晶体管m4的第二极与第一节点na连接；第五晶体管m5的控制极与第三时钟信号端clk3连接，第五晶体管m5的第一极与第一节点na连接，第五晶体管m5的第二极与第一电源端vss连接。

图5中具体示出了输出控制子电路的一种示例性结构。本领域技术人员容易理解是，输出控制子电路的实现方式不限于此，只要能够实现其各自的功能即可。

在传统大尺寸显示面板的栅极驱动电路中，栅极驱动电路输出扫描信号的输出下降沿时间tf过大，影响正常显示。本申请实施例的移位寄存器在确保窄边框的同时设计了第四晶体管m4和第五晶体管m5，这样可以极大地缩减输出信号的输出下降沿时间tf。

可选地，图6为本申请实施例提供的输入子电路的等效电路图，如图6所示，本申请实施例提供的输入子电路包括：第六晶体管m6和第七晶体管m7。

具体的，第六晶体管m6的控制极与第一时钟信号端clk1连接，第六晶体管m6的第一极与第一信号输入端input连接，第六晶体管m6的第二极与第一节点na连接；第七晶体管m7的控制极与第一时钟信号端clk1连接，第七晶体管m7的第一极与第一节点na连接，第七晶体管m7的第二极与上拉节点q连接。

图6中具体示出了输入子电路的一种示例性结构。本领域技术人员容易理解是，输入子电路的实现方式不限于此，只要能够实现其各自的功能即可。

可选地，图7为本申请实施例提供的下拉控制子电路的等效电路图一，如图7所示，本申请实施例提供的下拉控制子电路包括：第八晶体管m8、第九晶体管m9、第十晶体管m10和第十一晶体管m11。

具体的，第八晶体管m8的控制极与第二节点nb连接，第八晶体管m8的第一极与第二电源端vgh连接，第八晶体管m8的第二极与下拉节点qb连接；第九晶体管m9的控制极与第一极分别与第二电源端vgh连接，第九晶体管m9的第二极与第二节点nb连接；第十晶体管m10的控制极与上拉节点q连接，第十晶体管m10的第一极与下拉节点qb连接，第十晶体管m10的第二极与第一电源端vss连接；第十一晶体管m11的控制极与第一信号输入端input连接，第十一晶体管m11的第一极与下拉节点qb连接，第十一晶体管m11的第二极与第一电源端vss连接。

图7中具体示出了下拉控制子电路的一种示例性结构。本领域技术人员容易理解是，下拉控制子电路的实现方式不限于此，只要能够实现其各自的功能即可。

可选地，图8为本申请实施例提供的输出子电路的等效电路图，如图8所示，本申请实施例提供的输出子电路包括：第十二晶体管m12、第十三晶体管m13、第十四晶体管m14和电容c。

具体的，第十二晶体管m12的控制极与上拉节点q连接，第十二晶体管m12的第一极与第一节点na连接，第十二晶体管m12的第二极与第二电源端vgh连接；第十三晶体管m13的控制极与上拉节点q连接，第十三晶体管m13的第一极与第二时钟信号端clk2连接，第十三晶体管m13的第二极与第一输出端output1连接；第十四晶体管m14的控制极与上拉节点q连接，第十四晶体管m14的第一极与第二时钟信号端clk2连接，第十四晶体管m14的第二极与第二输出端output2连接；电容c的一端与上拉节点q连接，电容c的另一端与第一输出端output1连接。

图8中具体示出了输出子电路的一种示例性结构。本领域技术人员容易理解是，输出子电路的实现方式不限于此，只要能够实现其各自的功能即可。

可选地，图9为本申请实施例提供的复位子电路的等效电路图，如图9所示，本申请实施例提供的复位子电路包括：第十五晶体管m15、第十六晶体管m16、第十七晶体管m17、第十八晶体管m18、第十九晶体管m19和第二十晶体管m20。

具体的，第十五晶体管m15的控制极与第三时钟信号端clk3连接，第十五晶体管m15的第一极与上拉节点q连接，第十五晶体管m15的第二极与第一节点na连接；第十六晶体管m16的控制极与第三时钟信号端clk3连接，第十六晶体管m16的第一极与第一节点na连接，第十六晶体管m16的第二极与第一电源端vss连接；第十七晶体管m17的控制极与下拉节点qb连接，第十七晶体管m17的第一极与上拉节点q连接，第十七晶体管m17的第二极与第一节点na连接；第十八晶体管m18的控制极与下拉节点qb连接，第十八晶体管m18的第一极与第一节点na连接，第十八晶体管m18的第二极与第一电源端vss连接；第十九晶体管m19的控制极与下拉节点qb连接，第十九晶体管m19的第一极与第一输出端output1连接，第十九晶体管m19的第二极与第一电源端vss连接；第二十晶体管m20的控制极与下拉节点qb连接，第二十晶体管m20的第一极与第二输出端output2连接，第二十晶体管m20的第二极与第一电源端vss连接。

图9中具体示出了复位子电路的一种示例性结构。本领域技术人员容易理解是，复位子电路的实现方式不限于此，只要能够实现其各自的功能即可。

图10为本发明实施例提供的移位寄存器的等效电路图一，如图10所示，本申请实施例提供的移位寄存器中，输入子电路包括：第六晶体管m6和第七晶体管m7，下拉控制子电路包括：第八晶体管m8、第九晶体管m9、第十晶体管m10和第十一晶体管m11，输出子电路包括：第十二晶体管m12、第十三晶体管m13、第十四晶体管m14和电容c，复位子电路包括：第十五晶体管m15、第十六晶体管m16、第十七晶体管m17、第十八晶体管m18、第十九晶体管m19和第二十晶体管m20。

具体的，第六晶体管m6的控制极与第一时钟信号端clk1连接，第六晶体管m6的第一极与第一信号输入端input连接，第六晶体管m6的第二极与第一节点na连接；第七晶体管m7的控制极与第一时钟信号端clk1连接，第七晶体管m7的第一极与第一节点na连接，第七晶体管m7的第二极与上拉节点q连接；第八晶体管m8的控制极与第二节点nb连接，第八晶体管m8的第一极与第二电源端vgh连接，第八晶体管m8的第二极与下拉节点qb连接；第九晶体管m9的控制极与第一极分别与第二电源端vgh连接，第九晶体管m9的第二极与第二节点nb连接；第十晶体管m10的控制极与上拉节点q连接，第十晶体管m10的第一极与下拉节点qb连接，第十晶体管m10的第二极与第一电源端vss连接；第十一晶体管m11的控制极与第一信号输入端input连接，第十一晶体管m11的第一极与下拉节点qb连接，第十一晶体管m11的第二极与第一电源端vss连接；第十二晶体管m12的控制极与上拉节点q连接，第十二晶体管m12的第一极与第一节点na连接，第十二晶体管m12的第二极与第二电源端vgh连接；第十三晶体管m13的控制极与上拉节点q连接，第十三晶体管m13的第一极与第二时钟信号端clk2连接，第十三晶体管m13的第二极与第一输出端output1连接；第十四晶体管m14的控制极与上拉节点q连接，第十四晶体管m14的第一极与第二时钟信号端clk2连接，第十四晶体管m14的第二极与第二输出端output2连接；电容c的一端与上拉节点q连接，电容c的另一端与第一输出端output1连接；第十五晶体管m15的控制极与第三时钟信号端clk3连接，第十五晶体管m15的第一极与上拉节点q连接，第十五晶体管m15的第二极与第一节点na连接；第十六晶体管m16的控制极与第三时钟信号端clk3连接，第十六晶体管m16的第一极与第一节点na连接，第十六晶体管m16的第二极与第一电源端vss连接；第十七晶体管m17的控制极与下拉节点qb连接，第十七晶体管m17的第一极与上拉节点q连接，第十七晶体管m17的第二极与第一节点na连接；第十八晶体管m18的控制极与下拉节点qb连接，第十八晶体管m18的第一极与第一节点na连接，第十八晶体管m18的第二极与第一电源端vss连接；第十九晶体管m19的控制极与下拉节点qb连接，第十九晶体管m19的第一极与第一输出端output1连接，第十九晶体管m19的第二极与第一电源端vss连接；第二十晶体管m20的控制极与下拉节点qb连接，第二十晶体管m20的第一极与第二输出端output2连接，第二十晶体管m20的第二极与第一电源端vss连接。

图10中具体示出了输入子电路、下拉控制子电路、输出子电路、复位子电路的示例性结构。本领域技术人员容易理解是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。

可选地，下拉控制子电路还用于：在第二输入信号的控制下，对下拉节点进行复位。

具体的，下拉控制子电路还与第二信号输入端ck连接，用于在第二信号输入端ck的控制下，向下拉节点qb提供第一电源端vss的信号。

可选地，图11为本申请实施例提供的下拉控制子电路的等效电路图二，如图11所示，本申请实施例提供的下拉控制子电路包括：第八晶体管m8、第九晶体管m9、第十晶体管m10、第十一晶体管m11和第二十一晶体管m21。

具体的，第八晶体管m8的控制极与第二节点nb连接，第八晶体管m8的第一极与第二电源端vgh连接，第八晶体管m8的第二极与下拉节点qb连接；第九晶体管m9的控制极与第一极分别与第二电源端vgh连接，第九晶体管m9的第二极与第二节点nb连接；第十晶体管m10的控制极与上拉节点q连接，第十晶体管m10的第一极与下拉节点qb连接，第十晶体管m10的第二极与第一电源端vss连接；第十一晶体管m11的控制极与第一信号输入端input连接，第十一晶体管m11的第一极与下拉节点qb连接，第十一晶体管m11的第二极与第一电源端vss连接；第二十一晶体管m21的控制极与第二信号输入端ck连接，第二十一晶体管m21的第一极与下拉节点qb连接，第二十一晶体管m21的第二极与第一电源端vss连接。

图11中具体示出了下拉控制子电路的一种示例性结构。本领域技术人员容易理解是，下拉控制子电路的实现方式不限于此，只要能够实现其各自的功能即可。

传统栅极驱动电路中，由于下拉晶体管长时间处于高压状态，下拉晶体管的阈值电压vth容易发生正飘。本申请实施例的移位寄存器通过第二十一晶体管m21在第二信号输入端ck的控制下，向下拉节点qb提供第一电源端vss的信号，拉低下拉节点qb电压，在一定程度上降低了下拉晶体管的阈值电压vth正飘程度。

图12为本发明实施例提供的移位寄存器的等效电路图二，如图12所示，本申请实施例提供的移位寄存器中，输出降噪子电路包括：第一晶体管m1、第二晶体管m2和第三晶体管m3；输出控制子电路包括：第四晶体管m4和第五晶体管m5；输入子电路包括：第六晶体管m6和第七晶体管m7，下拉控制子电路包括：第八晶体管m8、第九晶体管m9、第十晶体管m10、第十一晶体管m11和第二十一晶体管m21，输出子电路包括：第十二晶体管m12、第十三晶体管m13、第十四晶体管m14和电容c，复位子电路包括：第十五晶体管m15、第十六晶体管m16、第十七晶体管m17、第十八晶体管m18、第十九晶体管m19和第二十晶体管m20。

具体的，第一晶体管m1的控制极与上拉节点q连接，第一晶体管m1的第一极与第二节点nb连接，第一晶体管m1的第二极与第三节点nc连接；第二晶体管m2的控制极与上拉节点q连接，第二晶体管m2的第一极与第三节点nc连接，第二晶体管m2的第二极与第一电源端vss连接；第三晶体管m3的控制极与下拉节点qb连接，第三晶体管m3的第一极与第三节点nc连接，第三晶体管m3的第二极与第二电源端vgh连接；第四晶体管m4的控制极与第三时钟信号端clk3连接，第四晶体管m4的第一极与第二输出端output2连接，第四晶体管m4的第二极与第一节点na连接；第五晶体管m5的控制极与第三时钟信号端clk3连接，第五晶体管m5的第一极与第一节点na连接，第五晶体管m5的第二极与第一电源端vss连接；第六晶体管m6的控制极与第一时钟信号端clk1连接，第六晶体管m6的第一极与第一信号输入端input连接，第六晶体管m6的第二极与第一节点na连接；第七晶体管m7的控制极与第一时钟信号端clk1连接，第七晶体管m7的第一极与第一节点na连接，第七晶体管m7的第二极与上拉节点q连接；第八晶体管m8的控制极与第二节点nb连接，第八晶体管m8的第一极与第二电源端vgh连接，第八晶体管m8的第二极与下拉节点qb连接；第九晶体管m9的控制极与第一极分别与第二电源端vgh连接，第九晶体管m9的第二极与第二节点nb连接；第十晶体管m10的控制极与上拉节点q连接，第十晶体管m10的第一极与下拉节点qb连接，第十晶体管m10的第二极与第一电源端vss连接；第十一晶体管m11的控制极与第一信号输入端input连接，第十一晶体管m11的第一极与下拉节点qb连接，第十一晶体管m11的第二极与第一电源端vss连接；第二十一晶体管m21的控制极与第二信号输入端ck连接，第二十一晶体管m21的第一极与下拉节点qb连接，第二十一晶体管m21的第二极与第一电源端vss连接；第十二晶体管m12的控制极与上拉节点q连接，第十二晶体管m12的第一极与第一节点na连接，第十二晶体管m12的第二极与第二电源端vgh连接；第十三晶体管m13的控制极与上拉节点q连接，第十三晶体管m13的第一极与第二时钟信号端clk2连接，第十三晶体管m13的第二极与第一输出端output1连接；第十四晶体管m14的控制极与上拉节点q连接，第十四晶体管m14的第一极与第二时钟信号端clk2连接，第十四晶体管m14的第二极与第二输出端output2连接；电容c的一端与上拉节点q连接，电容c的另一端与第一输出端output1连接；第十五晶体管m15的控制极与第三时钟信号端clk3连接，第十五晶体管m15的第一极与上拉节点q连接，第十五晶体管m15的第二极与第一节点na连接；第十六晶体管m16的控制极与第三时钟信号端clk3连接，第十六晶体管m16的第一极与第一节点na连接，第十六晶体管m16的第二极与第一电源端vss连接；第十七晶体管m17的控制极与下拉节点qb连接，第十七晶体管m17的第一极与上拉节点q连接，第十七晶体管m17的第二极与第一节点na连接；第十八晶体管m18的控制极与下拉节点qb连接，第十八晶体管m18的第一极与第一节点na连接，第十八晶体管m18的第二极与第一电源端vss连接；第十九晶体管m19的控制极与下拉节点qb连接，第十九晶体管m19的第一极与第一输出端output1连接，第十九晶体管m19的第二极与第一电源端vss连接；第二十晶体管m20的控制极与下拉节点qb连接，第二十晶体管m20的第一极与第二输出端output2连接，第二十晶体管m20的第二极与第一电源端vss连接。

图12中具体示出了输入子电路、下拉控制子电路、输出子电路、复位子电路、输出降噪子电路、输出控制子电路的示例性结构。本领域技术人员容易理解是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。

本申请实施例通过将第一节点na分别连接到第六晶体管m6与第七晶体管m7、第十五晶体管m15与第十六晶体管m16、第十七晶体管m17与第十八晶体管m18之间，防止上拉节点q漏电；同时，将第一节点na连接在第四晶体管m4与第五晶体管m5之间，防止第二输出端output2漏电，确保输出稳定。

本申请实施例通过设置第三节点nc连接在第一晶体管m1和第二晶体管m2之间，降低了第八晶体管m8的栅极漏电，保证了第八晶体管m8的栅极电压稳定，确保下拉节点qb在vth较低时(例如，等于-4v)可以处于较高电压。实验表明，传统栅极驱动电路在vth＝-4v时，下拉节点qb的电压vqb为5v，而本申请实施例的栅极驱动电路在vth＝-4v时，下拉节点qb的电压vqb为10v，这样可以确保下拉晶体管更充分地打开，确保输出后噪声小，进而保证栅极驱动电路的稳定性。

本申请实施例通过第二十一晶体管m21在第二信号输入端ck的控制下，向下拉节点qb提供第一电源端vss的信号，拉低下拉节点qb的电压，在一定程度上降低了下拉晶体管的阈值电压vth正飘程度。

本申请实施例通过设置第四晶体管m4和第五晶体管m5，极大地缩减了输出信号的输出下降沿时间tf。

在本实施例中，晶体管m1～m21均可以为n型薄膜晶体管或p型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本发明实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。

需要说明的是，电容c可以是由像素电极与公共电极构成的液晶电容，也可以是由像素电极与公共电极构成的液晶电容以及存储电容构成的等效电容，本发明对此不作限定。

下面通过移位寄存器的工作过程进一步说明本发明实施例的技术方案。需要说明的是，下面是以第一级移位寄存器的工作过程为例进行说明的。

以本发明实施例提供的移位寄存器中的晶体管m1～m21均为n型薄膜晶体管为例，图13为本发明实施例提供的移位寄存器的工作时序图一，如图12和图13所示，本发明实施例提供的移位寄存器包括21个晶体管单元(m1～m21)、1个电容单元(c)、5个输入端(stu、ck、clk1、clk2和clk3)、2个输出端(cr<n>、output<n>)和2个电源端(vss和vgh)，第一电源端vss持续提供低电平信号，第二电源端vgh持续提供高电平信号。其工作过程包括：

第一阶段s1，即输入阶段，第一信号输入端input的输入信号为高电平，第一时钟信号端clk1的输入信号为高电平，第六晶体管m6、第七晶体管m7和第十晶体管m10导通，上拉节点q的电位被拉高，上拉节点q对电容c进行充电。由于上拉节点q的电位拉高，第十晶体管m10、第十二晶体管m12、第一晶体管m1和第二晶体管m2导通，第二节点nb的信号被拉低，此时，第八晶体管m8关闭，由于第十晶体管m10和第十一晶体管m11导通，下拉节点qb的信号被拉低，处于低电平状态。

第二阶段s2，即输出阶段，第一信号输入端input的输入信号为低电平，第二时钟信号端clk2的输入信号为高电平，在电容c的自举作用下，上拉节点q的电位被抬升到第二高电平，第十三晶体管m13和第十四晶体管m14导通，第二时钟信号端clk2的电平信号完整输出到第一输出端output1与第二输出端output2，无阈值电压vth损失。此时，第十二晶体管m12导通，第一节点na高电平，使得上拉节点q的电压不会通过第六晶体管m6/第七晶体管m7、第十五晶体管m15/第十六晶体管m16、第十七晶体管m17/第十八晶体管m18流失。

第三阶段s3，即复位阶段，第三时钟信号端clk3的输入信号为高电平，第十五晶体管m15和第十六晶体管m16导通，将上拉节点q的电位拉低至第一电源端vss的低电平，此时，下拉节点qb的电位为高电平，使得第十七晶体管m17和第十八晶体管m18导通，进一步拉低上拉节点q的电位，并使得第十九晶体管m19和第二十晶体管m20导通，拉低第一输出端output1和第二输出端output2的电位；第四晶体管m4和第五晶体管m5导通，通过第四晶体管m4和第五晶体管m5缩减输出信号的输出下降沿时间。

第四阶段blanktime，即拉低下拉节点阶段，第二信号输入端ck的输入信号为高电平，第二十一晶体管m21导通，将下拉节点qb的电位拉低至第一电源端vss的低电平。

本申请实施例通过输出子电路在第一节点的控制下，控制上拉节点的电压，确保上拉节点的电压不会流失，保证第二时钟信号端的信号完整地输出至第一输出端和第二输出端，提升了显示面板的显示品质。

基于同一发明构思，本发明一些实施例还提供一种移位寄存器的驱动方法，应用于前述实施例提供的移位寄存器中，该移位寄存器包括：输入子电路、下拉控制子电路、输出子电路和复位子电路，以及第一信号输入端、第一时钟信号端、第二时钟信号端、第三时钟信号端、第一电源端、第二电源端、第一输出端和第二输出端，图14为本发明实施例的移位寄存器的驱动方法的流程图，如图14所示，该方法具体包括以下步骤：

步骤100、输入子电路在第一时钟信号端的控制下，向上拉节点提供第一信号输入端的信号；下拉控制子电路在第一信号输入端及上拉节点的控制下，向下拉节点提供第一电源端的信号。

具体的，第一时钟信号端的输入信号为脉冲信号，在步骤100中，第一信号输入端的输入信号为高电平，输入子电路拉高了上拉节点的电位，下拉控制子电路拉低了下拉节点的电位。

步骤200、输出子电路在上拉节点的控制下，分别向第一输出端、第二输出端提供第二时钟信号端的信号；并在第一节点的控制下，控制上拉节点的电压。

具体的，在本步骤中，第二时钟信号输入端的输入信号为高电平，第一输出端、第二输出端的输出信号均为高电平。

步骤300、复位子电路在第三时钟信号端的控制下，向上拉节点、第一输出端和第二输出端提供第一电源端的信号。

具体的，第三时钟信号端的输入信号为脉冲信号，在本步骤中，第三时钟信号端的输入信号为高电平，复位子电路将上拉节点、第一输出端和第二输出端的电平拉低至第一电源端的低电平信号，以避免噪声。

可选地，该移位寄存器的驱动方法还包括：

步骤400、下拉控制子电路在第二信号输入端的控制下，向下拉节点提供第一电源端的信号。

具体的，第二信号输入端的输入信号为脉冲信号，在本步骤中，第二信号输入端的输入信号为高电平，下拉控制子电路将下拉节点的电位拉低至第一电源端vss的低电平，在一定程度上降低了下拉晶体管的阈值电压vth正飘程度。

可选地，该移位寄存器还包括输出降噪子电路，步骤100还包括：该输出降噪子电路在上拉节点的控制下，控制下拉节点的电压。

可选地，该移位寄存器还包括输出控制子电路，步骤300还包括：该输出控制子电路在第三时钟信号端的控制下，降低第二输出端的输出信号的输出下降沿时间。

本申请实施例提供的移位寄存器的驱动方法，包括：输入子电路在第一时钟信号端的控制下，向上拉节点提供第一信号输入端的信号；下拉控制子电路在第一信号输入端及上拉节点的控制下，向下拉节点提供第一电源端的信号；输出子电路在上拉节点的控制下，分别向第一输出端、第二输出端提供第二时钟信号端的信号；并在第一节点的控制下，控制上拉节点的电压；复位子电路在第三时钟信号端的控制下，向上拉节点、第一输出端、第二输出端提供第一电源端的信号。本申请实施例提供的技术方案通过输出子电路在第一节点的控制下，控制上拉节点的电压，确保上拉节点的电压不会流失，保证第二时钟信号端的信号完整地输出至第一输出端和第二输出端，提升了显示面板的显示品质。

基于同一发明构思，本发明实施例还提供一种栅极驱动电路，图15为本发明实施例提供的栅极驱动电路的结构示意图，如图15所示，控制极驱动电路包括：多个级联的移位寄存器，包括：第一级移位寄存器goa(1)、第二级移位寄存器goa(2)、第三级移位寄存器goa(3)、第四级移位寄存器goa(4)等，其中：

第一级移位寄存器的第一信号输入端与初始信号输入端连接，第n+2级移位寄存器的第一信号输入端与第n+1级移位寄存器的第一信号输出端连接，n为大于或等于0的整数；

每一级移位寄存器的第二信号输入端与外部的第二输入端连接；

第(4n+1)级移位寄存器的第一时钟信号端与外部的第一时钟信号线连接，第二时钟信号端与外部的第二时钟信号线连接，第三时钟信号端与外部的第三时钟信号线连接；

第(4n+2)级移位寄存器的第一时钟信号端与外部的第二时钟信号线连接，第二时钟信号端与外部的第三时钟信号线连接，第三时钟信号端与外部的第四时钟信号线连接；

第(4n+3)级移位寄存器的第一时钟信号端与外部的第三时钟信号线连接，第二时钟信号端与外部的第四时钟信号线连接，第三时钟信号端与外部的第一时钟信号线连接；

第(4n+4)级移位寄存器的第一时钟信号端与外部的第四时钟信号线连接，第二时钟信号端与外部的第一时钟信号线连接，第三时钟信号端与外部的第二时钟信号线连接。

具体的，第一级移位寄存器goa(1)的第一信号输入端input与初始信号输入端stu连接，第一时钟信号端clk1与外部的第一时钟信号线连接，第二时钟信号端clk2与外部的第二时钟信号线连接，第三时钟信号端clk3与外部的第三时钟信号线连接，第二信号输入端ck与外部的第二信号输入端连接，第一输出端cr<1>与第二级移位寄存器goa(2)的第一信号输入端input连接；第二级移位寄存器goa(2)的第一时钟信号端clk1与外部的第二时钟信号线连接，第二时钟信号端clk2与外部的第三时钟信号线连接，第三时钟信号端clk3与外部的第四时钟信号线连接，第二信号输入端ck与外部的第二信号输入端连接，第一输出端cr<2>与第三级移位寄存器goa(3)的第一信号输入端input连接；以此类推。

其中，移位寄存器为实施例一提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。

实验表明，本申请实施例的栅极驱动电路在vth＝-4v时，第一级到第八级的输出电压为19.86v(完整输出20v)，而且输出无明显毛刺；在vth＝9v时，第一级到第八级的输出电压为20v(完整输出20v)，输出稳定。

有以下几点需要说明：

本发明实施例附图只涉及本发明实施例涉及到的结构，其他结构可参考通常设计。

在不冲突的情况下，本发明的实施例即实施例中的特征可以相互组合以得到新的实施例。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。