显示器及其栅极驱动电路和栅极驱动单元电路的制作方法
【技术领域】
[0001]本申请涉及一种显示器及其栅极驱动电路和栅极驱动单元电路，尤其涉及一种适用于大尺寸高分辨率的电视面板的栅极驱动电路。
【背景技术】
[0002]薄膜晶体管(TFT)平板显示(Flat Panel Display, FPD)技术是当今显示技术的主流，大尺寸、高分辨率显示是TFT-FPD的重要发展方向。TFT集成的栅极驱动电路(GateDriver On Array,GOA)是大尺寸、高分辨率TFT-FPD发展过程中产生的重要技术。相比于传统方式，即采用外围栅极驱动IC，GOA的TFT-FPD面板的外接引线数量极大地减少，于是引线过密对分辨率的限制被放宽。GOA技术带来的其他优势还包括:减少外围IC的使用数量，使得信号传输更为稳定可靠，同时还可以减少显示模组的成本，使显示面板更轻薄，显示边框更窄、更美观。如今，高帧频高分辨率的大尺寸面板给GOA的电路涉及带来了新的挑战。
[0003]在GOA电路中，由于其输出的栅极扫描信号在大部分的工作时间内处于低电平，所以一般需要低电平维持电路(low-level-holding circuit)来维持中间节点以及信号输出节点上的低电平，以避免时钟馈通效应或者泄漏电流等对GOA的中间节点或者输出节点电位的影响，防止GOA输出逻辑紊乱。但是，TFT的特性容易在长时间的工作之后发生特性退化。于是GOA的低电平维持电路容易由于下拉TFT的阈值电压漂移而失效。尤其对于电视面板而言，GOA的稳定性问题更加突出。迄今为止，为了减少下拉管的特性漂移，实现的方式主要有:1、将下拉管偏置于高频脉冲应力模式下；2、将下拉管偏置于低频脉冲应力模式下；3、将下拉管偏置于低压直流模式下。测试结果表明，相比于高压直流偏置模式，这些方式都能在一定程度上减少下拉晶体管的阈值电压漂移。但是，下拉晶体管的阈值电压漂移仍然不可避免，所以GOA的寿命仍然较短。亟待研究新的GOA电路结构，进一步延长GOA的寿命，以满足高性能电视面板的要求。
【发明内容】
[0004]本申请提供一种显示器及其栅极驱动电路和栅极驱动单元电路，其下拉TFT的栅极电压根据下拉TFT的阈值电压而调整，具有较稳定的下拉驱动能力。
[0005]根据本申请的第一方面，本申请提供了一种栅极驱动单元电路，包括:
[0006]输入模块，其耦合在第一脉冲信号端和第一节点之间，用于响应第一脉冲信号的高电平对第一节点进行充电。
[0007]驱动模块，其控制端用于耦合到第一节点，其输入端用于输入第一时钟信号，其输出端用于耦合到信号输出端，所述驱动模块响应第一节点的高电平信号将第一时钟信号施加到信号输出端。
[0008]低电平维持模块，其包括第一充电单元和阈值电压自补偿单元。
[0009]所述第一充电单元包括第五晶体管和第六晶体管，第五晶体管的控制极和第一极耦合到第二脉冲信号端，用于输入第二脉冲信号，第二极耦合到第二节点；第六晶体管的控制极耦合到第二脉冲信号端，第一极耦合到第二节点，第二极耦合到第三节点；所述第一充电单元响应第二脉冲信号的高电平对第二节点进行充电。
[0010]所述阈值电压自补偿单元包括第九晶体管、第十一晶体管和第十二晶体管，第九晶体管的第一极耦合到第三节点，第十一晶体管的第一极耦合到第一节点，第十二晶体管耦合到信号输出端，第九晶体管、第十一晶体管和第十二晶体管的控制极都耦合到第二节点，第二极耦合到第一低电平端；所述阈值电压自补偿单元响应第二节点的高电平将第一节点和信号输出端的电压耦合至第一低电平。
[0011]所述第一时钟信号的周期为T，第一脉冲信号和第二脉冲信号的周期为一帧时间；第一脉冲信号的高电平到来时，第一时钟信号处于低电平；第二脉冲信号的高电平到来时刻滞后于第一脉冲信号的高电平到来时刻，且第二脉冲信号的高电平到来时，第一时钟信号处于下一个低电平。
[0012]根据本申请的第二方面，本申请提供了一种栅极驱动电路，包括N个级联栅极驱动单元电路，所述N为大于等于4的正整数，该栅极驱动单元电路为根据本申请第一方面提供的栅极驱动单元电路。
[0013]还包括第一时钟线、第二时钟线、第三时钟线、第四时钟线、第一脉冲信号线、第二脉冲信号线、第三脉冲信号线、第四脉冲信号线、初始置位信号线和第一低电平信号线；所述第二时钟线输出的时钟信号的高电平到来时刻滞后于第一时钟线输出的时钟信号的高电平到来时刻T/4，所述第三时钟线输出的时钟信号的高电平到来时刻滞后于第一时钟线输出的时钟信号的高电平到来时刻T/2，所述第四时钟线输出的时钟信号的高电平到来时刻滞后于第一时钟线输出的时钟信号的高电平到来时刻3T/4。
[0014]所述第一时钟线、第二时钟线、第三时钟线和第四时钟线用于为各个栅极驱动单元电路提供第一时钟信号；所述第一时钟线(CKl)连接到第4k1+l级的第一时钟信号端，第二时钟线连接到第4ki+2级栅极驱动单元电路的第一时钟信号端，第三时钟线连接到第41^+3级栅极驱动单元电路的第一时钟信号端，第四时钟线连接到第4ki+4级栅极驱动单元电路的第一时钟信号端；其中&为自然数，且O彡Ii1 S(N-1)/4。
[0015]所述第一脉冲信号线和连接到第一级栅极驱动单元电路的第一脉冲信号端和第三脉冲信号端，所述第二脉冲信号线连接到第N-2级栅极驱动单元电路的第二脉冲信号端和第四脉冲信号端，第三脉冲信号线连接到第N-1级栅极驱动单元电路的第二脉冲信号端和第四脉冲信号端，第四脉冲信号线连接到第N级栅极驱动单元电路的第二脉冲信号端和第四脉冲信号端。
[0016]第k2级栅极驱动单元电路的第一脉冲信号端和第三脉冲信号端连接到第k2_l级栅极驱动单元电路的信号输出端，第k3级栅极驱动单元电路的第二脉冲信号端和第四脉冲信号端连接到第k3+3级栅极驱动单元电路的信号输出端，其中，k2、k3为正整数，Kk2 ( N,0〈k3 ( N-3。
[0017]所述初始置位信号线连接到各个栅极驱动单元电路的初始置位信号端，用于提供初始置位信号；所述第一低电平信号线连接到各个栅极驱动单元电路的第一低电平端，用于提供第一低电平。
[0018]根据本申请的第三方面，本申请提供了另一种栅极驱动电路，包括N个级联的栅极驱动单元电路，所述N为大于等于4的正整数，该栅极驱动单元电路为根据本申请第一方面提供的栅极驱动单元电路。
[0019]还包括第一时钟线、第二时钟线、第三时钟线、第四时钟线、第一脉冲信号线、第二脉冲信号线、第三脉冲信号线、第四脉冲信号线、第五脉冲信号线、第六脉冲信号线、第七脉冲信号线、第八脉冲信号线、初始置位信号线、第一低电平信号线和第二低电平信号线；所述第二时钟线输出的时钟信号的高电平到来时刻滞后于第一时钟线输出的时钟信号的高电平到来时刻T/4，所述第三时钟线输出的时钟信号的高电平到来时刻滞后于第一时钟线输出的时钟信号的高电平到来时刻T/2，所述第四时钟线输出的时钟信号的高电平到来时刻滞后于第一时钟线输出的时钟信号的高电平到来时刻3T/4。
[0020]所述第一时钟线、第二时钟线、第三时钟线和第四时钟线用于为各个栅极驱动单元电路提供第一时钟信号；所述第一时钟线连接到第4k1+l级的第一时钟信号端，第二时钟线连接到第4k#级栅极驱动单元电路的第一时钟信号端，第三时钟线连接到第4k#级栅极驱动单元电路的第一时钟信号端，第四时钟线连接到第4ki+4级栅极驱动单元电路的第一时钟信号端；其中h为自然数，且O彡Ii1 S(N-1)/4。
[0021]所述第一脉冲信号线连接到第一级栅极驱动单元电路的第一脉冲信号端，所述第二脉冲信号线连接到第N-2级栅极驱动单元电路的第四脉冲信号端，第三脉冲信号线连接到第N-1级栅极驱动单元电路的第四脉冲信号端，第四脉冲信号线连接到第N级栅极驱动单元电路的第四脉冲信号端。
[0022]第k2级栅极驱动单元电路的第一脉冲信号端连接到第k2_l级栅极驱动单元电路的信号输出端，第k3级栅极驱动单元电路的第四脉冲信号端连接到第k3+3级栅极驱动单元电路的信号输出端，其中，k2、k3为正整数，Kk2 ( N，0〈k3 ( N-3。
[0023]所述第五脉冲信号线连接到第一级栅极驱动单元电路的第三脉冲信号端，所述第六脉冲信号线连接到第N-2级栅极驱动单元电路的第二脉冲信号端，第七脉冲信号线连接到第N-1级栅极驱动单元电路的第二脉冲信号端，第八脉冲信号线连接到第N级栅极驱动单元电路的第二脉冲信号端。
[0024]所述初始置位信号线连接到各个栅极驱动单元电路的初始置位信号端，用于提供初始置位信号；所述第一低电平信号线连接到各个栅极驱动单元电路的第一低电平端，用于提供第一低电平，所述第二低电平信号线连接到各个栅极驱动单元电路的第二低电平端，用于提供第二低电平。
[0025]根据本申请的第四方面，本申请提供了显示器，包括:
[0026]显示面板，其包括显示像素单元阵列和与显示像素单元阵列相连的第一方向的栅极扫描线和第二方向的数据线。
[0027]上述任一种栅极驱动电路，栅极驱动电路中栅极驱动单元电路的信号输出端耦合到与其对应的栅极扫描线，为像素单元提供栅极驱动信号。
[0028]数据驱动电路，其与相应的数据线连接，为像素单元提供数据信号。
[0029]本申请提供一种显示器及其栅极驱动电路和栅极驱动单元电路，栅极驱动单元电路中，阈值电压自补偿单元中的第二节点P的电压会随着低电平维持模块中下拉晶体管阈值电压的变化而自适应变化，因此下拉晶体管的栅极过驱动电压保持较为恒定的值，下拉晶体管阈值电压可漂移的幅度增大，由于该过驱动电压值较低，下拉晶体管的阈值电压漂移速度受到抑制，因此，具有工作寿命长的优点。
【附图说明】
[0030]图1为本申请一种实施例中栅极驱动单元电路的示意图；
[0031]图2为本申请一种实施例中栅极驱动单元电路的时序信号示意图；
[0032]图3为本申请一种实施例栅极驱动单元电路中第二节点P的电压自适应上升示意图；
[0033]图4为本申请另一种实施例中栅极驱动单元电路的示