流导通极耦合至第二节点P，第二电流导通极耦合至第一下拉晶体管TDOl的第一电流导通极；第三下拉晶体管TD03的控制极耦合至第一级移位寄存器11的第一节点Q1，第一电流导通极耦合至第二节点P，第二电流导通极接外部低电平\ ;第四下拉晶体管TD04的控制极耦合至第三级移位寄存器13的第一节点Q3，第一电流导通极耦合至第二节点P，第二电流导通极接外部低电平\。第一下拉晶体管TDOl用于给第二节点P充电；第二下拉晶体管TD02用于当低频时钟信号ECK切换至低电平时，为第二节点P放电；当第一扫描信号VGl-第四扫描信号VG4输出高电平时，第三下拉晶体管TD03和第四下拉晶体管TD04使第五下拉晶体管TD05、第六下拉晶体管TD06、第七下拉晶体管TD07和第八下拉晶体管TD08保持截止。
[0035]第五下拉晶体管TD05的控制极耦合至第二节点P，第一电流导通极耦合至第一移位寄存器的输出端，第二电流导通极接外部低电平信号\ ;第六下拉晶体管TD05的控制极耦合至第二节点P，第一电流导通极耦合至第二级移位寄存器的输出端，第二电流导通极接外部低电平信号\ ;第七下拉晶体管TD07的控制极耦合至第二节点P，第一电流导通极耦合至第三级移位寄存器的输出端，第二电流导通极接外部低电平信号第八下拉晶体管TD08的控制极耦合至第二节点P，第一电流导通极耦合至第四级移位寄存器的输出端，第二电流导通极接外部低电平信号第五下拉晶体管TD05、第六下拉晶体管TD06、第七下拉晶体管TD07和第八下拉晶体管TD08分别用于将第一扫描信号VG1、第二扫描信号VG2、第三扫描信号VG3和第四扫描信号VG4维持在低电平。
[0036]下面以第一级移位寄存器11为例，说明电路的工作原理。请参考图4，该栅极驱动电路单元的工作过程可以分为4个阶段:预充电阶段(tl)、上拉阶段(t2)、下拉阶段(t3、t4)以及低电平维持阶段(t5)，其中低电平维持阶段t5的终点是下一帧时间内同样时序的tl的起点。
[0037](I)预充电阶段
在预充电阶段，外部启动信号Vin和第四级时钟信号Vd均为高电平，第一晶体管Tll和第二晶体管T12开启，第一节点Ql的电位逐渐上升，当Ql的电位高于第三晶体管T13的阈值电压Vt时，第三晶体管T13被打开。此时第一级时钟信号Va为低电平，输出的第一扫描信号VGl为低电平。预充电阶段结束时，第一节点Ql的电位VQl达到VH-VT。
[0038](2)上拉阶段
上拉阶段开始时，本级时钟信号Va变为高电平，外部启动信号Vin和第四级时钟信号Vd仍为高电平，继续给第一节点Ql充电，当外部启动信号Vin和第四级时钟信号Vd变为低电平后，由于自举电容和第三晶体管的寄生电容Cgs中存有电荷，电容两端电压不能突变，所以节点Ql的电位会随着第一扫描信号VGl同时上升，最终达到2Vh-Vt。第一级时钟信号Va通过第三晶体管T13给外部负载提供充电电流，第一扫描信号VGl逐渐升至VH。在上拉阶段，第三晶体管T13工作于线性导通区，所述第一级时钟信号Va的高电平可以无阈值损失地传递到输出的第一扫描信号VGl。
[0039](3)下拉阶段
下拉阶段包括两个连续的过程，第一个过程t3是对信号输出模块的输出端放电。第一级时钟信号Va变为低电平，第三晶体管T13保持开启状态，第一扫描信号VGl通过T13下拉至低电平。
[0040]下拉阶段的第二个过程t4是对第一节点Ql的放电。第四级时钟信号Vd变为高电平，所以第二晶体管T12开启，第一节点Ql存储的电荷通过T12释放。第一节点Ql上的电荷必须在Va为低电平、Vd为高电平这段时间内彻底释放，否则，T13仍处于开启状态，从而第一扫描信号VGl的低电平状态在Va的下一个高电平下被破坏。
[0041](4)低电平维持阶段
在低电平维持阶段，Va通过第二电容C12耦合部分电压到第五晶体管T15的控制极，T15开启，从而将第一节点Ql稳定在低电平第二晶体管T12也起到维持第一节点Ql低电平的作用。此外，由于连接第三晶体管T13控制极的第一节点Q I上的电压跳变主要是由于该晶体管的栅极-漏极寄生电容Cgd引起的，而Ql上的电压跳变量由Cgd和Ql上电容的比例决定，自举电容Cll要尽量大，这样能更好地控制Ql的电位。
[0042]在低电平维持阶段，第一下拉晶体管TDOl将第二节点P预充电到高电平使第五下拉晶体管TD05开启，将第一扫描信号VGl稳定在低电平\。
[0043]图5是本实施例的栅极驱动电路单元的输出波形图。值得注意的是，第一扫描信号VGl在t4结束后到VG4输出结束这段时间内处于悬浮状态，由于这段时间仅有半个脉宽，所述不会造成较大输出噪声电压。
[0044]本实施例中的栅极驱动电路单元的晶体管个数是30个，四级移位寄存器共用下拉模块，平均每级移位寄存器中的晶体管数量是7.5个，与图1所示电路相比，基本减少了50%，从而降低了成本，提高了电路良率，更适合于窄边框显示器；低电平维持电路采用两个相位互补的低频时钟信号控制，有利于减少下拉晶体管阈值电压的漂移，提高了栅极驱动电路的稳定性。
[0045]实施例三
请参考图6，本实施例中的栅极驱动电路单元包括4级级联的移位寄存器(第一级移位寄存器31、第二级移位寄存器32、第三级移位寄存器33和第四级移位寄存器34)以及第一下拉电路41、第二下拉电路42，各部分的连接方式与实施例二相同，此处不再赘述。本实施例与实施例二不同的是，每一级移位寄存器中不包括第一电容。由于在低电平维持阶段，第一节点上的电压跳变幅度与第一电容和第三晶体管的栅漏寄生电容的分压有关，第一电容的存在能使电路的时钟馈通效应得到进一步的抑制。但在第三晶体管尺寸较大的情况下(宽度大于6000微米)，其栅源寄生电容也很大，再加上栅极驱动电路单元中有其它的时钟馈通效应抑制电路，所以第一电容对电路的影响有限，可以去掉第一电容。
[0046]本实施例的栅极驱动电路单元，每级移位寄存器中不包括第一电容，减少了电路中的元器件数目，降低了成本，同时提高了电路良率。
[0047]实施例四:
请参考图7，本实施例中的栅极驱动电路单元包括4级级联的移位寄存器(第一级移位寄存器51、第二级移位寄存器52、第三级移位寄存器53和第四级移位寄存器54)以及第一下拉电路61、第二下拉电路62，各移位寄存器及下拉模块的连接关系与实施例二相同，此处就不再赘述。
[0048]与实施例二不同的是，第一级移位寄存器31中不包括第二电容、第四晶体管和第五晶体管，这样就使得本栅极驱动电路单元不可以用作栅极驱动电路的第一级，使用本实施例中的栅极驱动电路的第一级栅极驱动电路单元需使用实施例二中提供的栅极驱动电路单元。之所以要在第一级移位寄存器中使用时钟馈通抑制模块，是因为第一级时钟信号Va，第二级时钟信号Vb，第三级时钟信号V。和第四级时钟信号Vd在时间上有先后顺序。当第一级时钟信号Va为高电平时，第四级时钟信号Vd还未启动，这样可能造成第一级栅极驱动电路单元输出较大噪声电压，由于栅极驱动电路是多个电路级联而成，噪声电压可能逐级放大，造成电路在启动较长时间后发生逻辑错误。
[0049]本实施例中的栅极驱动电路单元用于栅极驱动电路时，由于第一级移位寄存器中去掉了第二电容、第四晶体管和第五晶体管，与实施例二中的栅极驱动电路相比，少用了 3个元器件，进一步减少了元器件数目，电路体积变小。
[0050]实施例五:
请参考图8，本实施例中的栅极驱动电路包括多级级联的栅极驱动电路单元，本实施例中以栅极驱动电路单元中包含4个级联的移位寄存器为例，第一级栅极驱动电路单元的输入端接外部启动信号，从第二级栅极驱动电路单元开始，输入端接上一级栅极驱动电路单元中第四级移位寄存器的输出端，同时，电路中所有移位寄存器输出的扫描信号经电阻和电容后接地，以抑制时钟馈通效应。[0051 ] 本实施例中的栅极驱动电路单元，可以全部采用实施例二中的栅极驱动电路单元，也可以第一级采用实施例二中的栅极驱动电路单元，后面各级采用实施例四中提供的栅极驱动电路单元。但采用后者时，电路中使用的元器件数目比前者少了 3n-3个。
[0052]本实施例中的栅极驱动电路，采用了共享下拉电路的栅极驱动电路单元，减少了电路中的晶体管使用数目；利用外部负载抑制时钟馈通效应，减少了抑制时钟馈通效应所需的晶体管。本实施例中的电路减少了晶体管数目，降低了电路成本，提高了电路良率。同时，外接负载为容性负载，能够滤掉低电平维持阶段由于时钟馈通效应引起的输出电压跳变，使输出电压更加稳定。
[0053]实施例六:
请参考图9，本实施例中的显示器包括栅极驱动电路100、数据驱动电路200和液晶显示面板。其中，液晶显示面板包括阵列基板300、彩膜基板、液晶分子以及位于第一方向上的多条栅极线和位于第二方向上的多条数据线，在阵列基板300上设有控制液晶分子扭转的薄膜晶体管阵列，栅极驱动电路100输出的扫描信号经栅极线控制薄膜晶体管的