0031]附图中，
[0032]图1为一种现有的CMOS GOA电路的电路图；
[0033]图2为图1所示CMOS GOA电路的工作时序图；
[0034]图3为本发明的CMOS GOA电路的第一实施例的电路图；
[0035]图4为本发明的CMOS GOA电路的第一实施例中第一级GOA单元的电路图；
[0036]图5为本发明的CMOS GOA电路的第二实施例的电路图；
[0037]图6为本发明的CMOS GOA电路的第二实施例中第一级GOA单元的电路图；
[0038]图7为本发明的CMOS GOA电路的工作时序图。
【具体实施方式】
[0039]为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
[0040]为本发明提供一种CMOS GOA电路。请参阅图3，为本发明的CMOS GOA电路的第一实施例，包括级联的多个GOA单元，设N为正整数，第N级GOA单元包括输入与锁存模块1、电性连接输入与锁存模块I的信号处理模块2、电性连接信号处理模块2的输出缓冲模块3、及电性连接输出缓冲模块3与信号处理模块2的反馈调节模块4。
[0041]所述输入与锁存模块I接入上一级第N-1级GOA单元的级传信号Q(N-1)、第一时钟信号CK1、及第一反相时钟信号XCK1，用于将第N-1级GOA单元的级传信号Q(N-1)进行反相，得到反相级传信号XQ(N)，再将反相级传信号XQ(N)进行反相得到级传信号Q(N)，并对级传信号Q(N)进行锁存。具体地，所述输入与锁存模块I包括:一时钟控制输入电路11，所述时钟控制输入电路11的两控制端分别接入第一时钟信号CK1、第一反相时钟信号XCK1，输入端接入上一级第N-1级GOA单元的级传信号Q(N-1)，输出端将上一级第N-1级GOA单元的级传信号Q(N-1)的反相结果作为反相级传信号XQ(N)输出；一第二反相器F2，所述第二反相器F2的输入端接入反相级传信号XQ(N)，输出端输出级传信号Q(N);—时钟控制锁存电路12，所述时钟控制锁存电路12的两控制端分别接入第一时钟信号CK1、第一反相时钟信号XCKl，输入端接至级传信号Q (N)，输出端将级传信号Q (N)的反相结果接至反相级传信号XQ(N);以及一第三反相器F3，所述第一反相时钟信号XCKl由第一时钟信号CKl经该第三反相器F3反相得到。
[0042]进一步地，所述时钟控制输入电路11仅在第一时钟信号CKl为高电位、第一反相时钟信号XCKl位低电位时正常工作:若上一级第N-1级GOA单元的级传信号Q(N-1)为高电位，则时钟控制输入电路11输出低电位的反相级传信号XQ(N)，再经第二反相器F2反相后得到高电位的级传信号Q(N);若上一级第N-1级GOA单元的级传信号Q(N-1)为低电位，则时钟控制输入电路11输出高电位的反相级传信号XQ(N)，再经第二反相器F2反相后得到低电位的级传信号Q(N)。而所述时钟控制锁存电路12仅在第一时钟信号CKl为低电位、第一反相时钟信号XCKl为高电位时正常工作:若级传信号Q(N)为高电位，则时钟控制锁存电路12输出低电位，即保持反相级传信号XQ(N)为低电位，再经第二反相器F2反相后，级传信号Q(N)仍为高电位，实现了对级传信号Q(N)的锁存；若级传信号Q(N)为低电位，则时钟控制锁存电路12输出高电位，即保持反相级传信号XQ(N)为高电位，再经第二反相器F2反相后，级传信号Q(N)仍为低电位，实现了对级传信号Q(N)的锁存。
[0043]所述信号处理模块2接入级传信号Q (N)、第二时钟信号CK2、恒压高电位信号VGH、及恒压低电位信号VGL，用于对第二时钟信号CK2与级传信号Q (N)做与非逻辑处理，以产生该第N级GOA单元的扫描驱动信号G(N)。具体地，所述信号处理模块2实质上为一个与非门，包括第一 N型TFT Tl，所述第一 N型TFT Tl的栅极接入第二时钟信号CK2，源极接入恒压低电位信号VGL ;第二 N型TFT T2，所述第二 N型TFT T2的栅极接入级传信号Q (N)，源极电性连接于第一 N型TFT Tl的漏极，漏极电性连接于该信号处理模块2的输出端A(N);第三P型TFT T3，所述第三P型TFT T3的栅极接入级传信号Q (N)，源极接入恒压高电位信号VGH，漏极电性连接于该信号处理模块2的输出端A(N);第四P型TFT T4，所述第四P型TFT T4的栅极接入第二时钟信号CK2，源极接入恒压高电位信号VGH，漏极电性连接于该信号处理模块2的输出端A (N)。进一步地，当级传信号Q(N)与第二时钟信号CK2均为高电位时，第一 N型TFT Tl与第二 N型TFT T2均导通，该信号处理模块2的输出端A(N)输出恒压低电位信号VGL ;当级传信号Q(N)与第二时钟信号CK2的其中之一为低电位时，第三P型TFT T3或第四P型TFT T4导通，该信号处理模块2的输出端A(N)输出恒压高电位信号 VGH0
[0044]所述输出缓冲模块3包括依次串联的奇数个第一反相器F1，用于输出扫描驱动信号G(N)并增加扫描驱动信号G(N)的驱动能力。优选的，所述输出缓冲模块3包括依次串联的三个第一反相器F1，最靠近信号处理模块2的第一反相器Fl的输入端电性连接信号处理模块2的输出端A(N)，最远离信号处理模块2的第一反相器Fl的输出端输出扫描驱动信号G (N)。当信号处理模块2的输出端A (N)的电位为低电位时，经输出缓冲模块3内依次串联的三个第一反相器Fl的反向作用，扫描驱动信号G(N)为高电位；当信号处理模块2的输出端A(N)的电位为高电位时，经输出缓冲模块3内依次串联的三个第一反相器Fl的反向作用，扫描驱动信号G (N)为低电位。
[0045]需要重点说明的是，所述反馈调节模块4包括第五P型TFT T5、及第六N型TFTT6。在图3所示的第一实施例中，所述第五P型TFT T5的栅极电性连接于所述输出缓冲模块3中首个第一反相器Fl的输出端，源极接入恒压高电位信号VGH，漏极电性连接于所述输出缓冲模块3中首个第一反相器Fl的输入端与信号处理模块2的输出端A(N)。所述第六N型TFT T6的栅极电性连接于所述输出缓冲模块3中首个第一反相器Fl的输出端，源极接入恒压低电位信号VGL，漏极电性连接于所述第一 N型TFT Tl的漏极与第二 N型TFTT2的源极。
[0046]结合图3与图7，当产生高电位的扫描驱动信号G(N)时，即第一 N型TFT Tl和第二 N型TFT T2为导通状态，信号处理模块2的输出端A (N)的电位为低电位时，经过输出缓冲模块3内首个第一反相器Fl之后输出变成高电位，使得第六N型TFT T6导通，第五P型TFT T5断开，此时，第六N型TFT T6与第二 N型TFT T2、第一 N型TFT Tl与第二 N型TFTT2分别构成一下拉通路，通过T6的正反馈调节使得信号处理模块2的下拉能力增强，扫描驱动信号G(N)波形的上升时间减少。当扫描驱动信号G(N)作用完毕变为低电位之后，此时第二时钟信号CK2转变为低电位，第四P型TFT T4导通，信号处理模块2的输出端A(N)的电位即转变为高电位，接下来伴随着级传信号Q(N)转变为低电位，第三P型TFT T3也导通，仍使得信号处理模块2的输出端A (N)输出高电位，经过输出缓冲模块3内首个第一反相器Fl之后输出变成低电位，使得第五P型TFT T5导通，第六N型TFT T6断开，此时，第三P型TFT T3、第四P型TFT T4、第五P型TFT T5分别构成一上拉通路，通过第五P型TFTT5的正反馈调节使得信号处理模块2的上拉能力增强，扫描驱动信号G(N)波形的下降时间减少。
[0047]本发明的CMOS GOA电路在正常工作之前，需要对级传信号和扫描驱动信号进行电位的复位清零处理，因此本发明的CMOS GOA电路的每一级GOA单元还包括一复位模块5。如图3所示，所述复位模块5具有一第七P型TFT T7，所述第七P型TFT T7的栅极接入复位信号Reset，源极接入恒压高电位信号VGH，漏极接入所述第二反相器F2的输入端。当复位信号Reset输入一低电位时，所述第七P型TFT T7导通，所述第二反相器F2对恒压高电位信号VGH进行反相，从而拉低级传信号Q(N)的电位，再利用低电位的级传信号Q(N)使得扫描驱动信号G (N)转变为低电位，从而实现对级传信号Q (N)与扫描驱动信号G (N)的清零复位。
[0048]特别地，如图4所示，在第一级GOA单元中，所述时钟控制输入电路11的输入端接入电路启动信号STV。结合图4与图7，当CMOS GOA电路开始正常工作后，电路启动信号STV为高电位，第一时钟信号CKl为高电位，第一反相时钟信号XCKl为低电位，时钟控制输入电路11输出低电位的反相