移位寄存单元的输入端以及时钟信号输入端相连，其输出端作为所述辅助输出模块的输出端，用于在所述移位寄存单元的输入端输入有效信号时，输出所述时钟信号输入端输入的信号。
[0030]电平跳变模块，其与所述移位寄存模块的输出端、所述移位寄存单元的输入端以及所述输出子模块的输出端相连，用于在所述移位寄存单元的输入端输入有效信号时充电以及输入无效信号时使输出电平跳变升高一次。
[0031]将在所述移位寄存模块输出端串接的第一个所述辅助输出模块称为第1辅助输出模块，依次类推，第N个所述辅助输出模块称为第N辅助输出模块;其中，针对第1辅助输出模块，所述移位寄存单元的输入端输入的有效信号相对所述移位寄存模块输出端输出的有效信号向前移一位；自第1辅助输出模块至第N辅助输出模块，各自相连的所述移位寄存单元的输入端输入的有效信号依次向前移一位。
[0032]优选地，每个辅助输出模块还包括:降噪子模块，其第一端与控制节点相连，第二端与所述辅助输出模块的输出端相连，第三端与低电平输入端相连，用于根据控制节点的信号在降噪时将第二端和第三端导通。
[0033]另外优选地，辅助输出模块还包括:复位子模块，其第一端与复位输入端相连，第二端与所述辅助输出模块的输出端相连，第三端与低电平输入端相连，用于在复位阶段时将第二端和第三端导通。
[0034]图2a本发明实施例提供的移位寄存单元的第一种具体电路图。具体地，请先参阅图2a，具体地，辅助输出模块11的数量为1个，其与移位寄存单元10的输出端相连，可称之为“第1辅助输出模块”；其中，输出子模块110包括第十三晶体管M13，其控制极与移位寄存单元的输入端N-1相连，第一极与第三时钟信号输入端Clock3相连，第二极作为输出端0UT1。电平跳变模块111包括:存储电容C2，其第一端与移位寄存模块10的输出端相连，二者的连接点称为VI节点，第二端与输出子模块110的输出端相连，二者的连接点称为V0UT1节点;第十七晶体管M17，其控制极与移位寄存单元的输入端N-1相连，第一极与存储电容C2的第一端相连，第二极与低电平输入端VSS相连。
[0035]降噪子模块112包括:第十四晶体管Ml4和第十六晶体管Ml 6，二者的控制极相连并作为降噪子模块112的第一端，二者的第一极相连并作为所述降噪子模块112的第二端，二者的第二极相连并作为所述降噪子模块112的第三端。
[0036]复位子模块113包括:第十五晶体管M15，其控制极作为复位子模块113的第一端，第一极作为复位子模块113的第二端，第二极作为复位子模块113的第三端。
[0037]在本实施例中，移位寄存模块包括:第一晶体管Ml，其控制极与复位输入端相连，第一极作为所述移位寄存模块的输出端，第二极与低电平输入端相连;第二晶体管M2，其控制极作为上拉节点NET1，第一极与所述第一晶体管Ml的第一极相连，第二极与第一时钟信号输入端相连;第一电容C1，其一端与第一晶体管Ml的第一极相连，第二极与所述上拉节点NET1相连;第三晶体管M3，其控制极作为下拉节点NET2，第一极与所述第一晶体管Ml的第一极相连，第二极与低电平输入端相连;第四晶体管M4，其控制极与第二时钟信号输入端相连，第一极与所述第一晶体管Ml的第一极相连，第二极与低电平输入端相连;第五晶体管M5，其控制极与所述上拉节点NET1相连，第一极与所述下拉节点NET2相连;第二极与低电平输入端相连；第六晶体管M6，其控制极与复位输入端Reset相连，第一极与所述上拉节点NET1相连，第二极与低电平输入端相连;第七晶体管M7，其控制极与第二时钟信号输入端相连且与第一极相连，第二极作为下拉控制节点NET3;第八晶体管M8，其控制极与所述下拉节点NET2相连，第一极与所述上拉节点NET1相连，第二极与低电平输入端相连;第九晶体管M9，其控制极与所述上拉节点NET1相连，第一极与所述下拉控制节点NET3相连，第二极与低电平输入端相连;第十晶体管M10，其控制极与第一极相连且与所述移位寄存单元的输入端相连，第二极与所述上拉节点NET1相连;第^^一晶体管Ml 1，其控制极与所述下拉控制节点NET3相连，第一极与第二时钟信号输入端相连，第二极与所述下拉节点NET2相连;第十二晶体管M12，其控制极与所述第二时钟信号输入端相连，第一极与所述移位寄存单元的输入端相连，第二极与所述上拉节点NET1相连。
[0038]再请参阅图2b，来具体描述图2a所示电路的实现两次跳变升高最终在输出时间段(T2)输出移位信号的工作原理。为简化描述，仅用字符和数字标号表示晶体管、电容、输入端和输出端等。具体地，Clockl、Clock2、Clock3、N-l的信号时序分别如图2b所示，其中Clock3的有效电平为实际所需的移位信号的1/2。在T1阶段，Clock3为1/2电平，N-1为高电平，VI为低电平，此时，M13导通，0UT1的输出电平发生第二次跳变升高，输出1/2电平，并且由于M17导通，对C2充电；在T2阶段，Clock3为低电平，N-1为低电平，而VI为1/2电平，M13和Ml7关闭，电容C2自举，使得0UT1的输出电平发生第二次跳变升高，输出高电平1，为实际所需的移位信号。
[0039]另外，结合图2a和图2b详细描述降噪子模块112的工作原理。具体地，上述控制节点包括上拉节点NET 1和下拉节点NET2，由于上拉节点NET 1在输入阶段(T1)和输出阶段(T2)均为高电平，下拉节点NET2在输入阶段(T1)和输出阶段(T2)均为低电平，这样，M16和M14关闭，因此，在输入阶段和输出阶段并不会通过第十六晶体管M16和第十四晶体管M16将0UT1拉低来实现降噪，而在其他阶段，上拉节点NET1为低电平，而下拉节点NET2为高电平，第十六晶体管M16和第十四晶体管M14打开，使得0UT1拉低来实现降噪。
[0040]而复位子模块113的工作原理与现有技术相类似，具体地，Reset输出一个高电平，贝1JM15打开，将0UT1拉低，实现复位。
[0041]图3a为本发明实施例提供的移位寄存单元的第二种具体电路图；请参阅图3a，该移位寄存单元与图2a所示的移位寄存单元相比，同样包括移位寄存模块10和辅助输出模块11，由于移位寄存模块10和辅助输出模块11的具体电路在图2a的描述中已有了详细描述，在此不再赘述。
[0042]下面仅描述图3a和图2a所示的移位寄存单元的不同点。具体地，对比图3a和图2a可以直接看出:该第二种具体电路中的辅助输出模块11的数量为两个，二者依次串联在移位寄存模块10的输出端;可按串接顺序称左边的辅助输出模块11为第1辅助输出模块，右边的辅助输出模块11为第2辅助输出模块。
[0043]图3b为图3a所示的移位寄存单元的时序图，结合图3a和图3b详细描述该电路如何实现两次跳变升高最终在输出时间段(T3)输出移位信号的工作原理。具体地，Clockl、(:1001^2、(:1001^3、^1、^2的信号时序分别如图313所示，在1'1阶段，(:1001^3为1/3电平，12为高电平，此时，第2辅助输出模块11中的M13和M17导通，0UT1的输出电平发生第一次跳变升高，输出1 / 3电平，对第2辅助输出模块11中的C 2充电，0 U T1’的电平被拉低；在T 2阶段，Clock3为低电平，N-2为低电平，N-1为高电平，此时，第2辅助输出模块中的M13和M17关闭，第1辅助输出模块中的M13和M17打开，0UT1’输出Clock3输入的1/3电平，并对第1辅助输出模块中的电容C2的充电，此时，因第2辅助输出模块中的电容C2的自举，使得OUT 1的输出电平发生第二次跳变升高，输出2/3电平，VI的电平被拉低;在T3阶段，Clock3为低电平，N-1和N-2均为低电平，由于在该阶段NET1为高电平，使得M2导通，VI输出Clockl输入的1/3电平，由于第1辅助输出模块中的存储电容C2的自举，0UT1’为2/3电平，再由于第2辅助输出模块中的存储电容C2的自举，0UT1的输出电平发生第一次跳变升高，输出为高电平1。
[0044]由上述两个具体电路分析可知:本发明实施例提供的移位寄存单元，通过设置“针对第1辅助输出模块，与之相连的所述移位寄存单元的输入端输入端相对所述移位寄存模块输出端输出的有效信号向前移一位；自第1辅助输出模块至第Ν辅助输出模块，与之相连的所述移位寄存单元的输入端输入的有效信号依次向前移一位”，可依次对第Ν辅助输出模块至第1辅助模块中的存储电容C2进行充电，并且，在