对第η辅助输出模块的存储电容C2充电时，由于其后面所有的辅助输出模块11 (例如，第n+1辅助输出模块)中存储电容C2的自举，会使0UT1发生一次跳变升高，1 < η < N，再加上在移位寄存模块10输出VI有效时，由于所有的辅助输出模块10中存储电容C2的自举，会使OUT 1发生一次跳变升高。因此，借助N个辅助输出模块可使输出电平发生N+1次跳变升尚。
[0045]需要说明的是，尽管本实施例中每次电平跳变值是相等的，如图2a和图2b，每次跳变升高值均为1/2电平，如图3a和图3b，每次跳变升高值均为1/3电平;但是，本发明并不局限于此，在实际应用中，还可设置每次电平跳变程度是不同的，例如，第一跳变1/2电平，第二次跳变1/4电平，第三次跳变1/4电平，具体可通过设置上述多个时钟信号的有效电平大小来实现。
[0046]综上，本发明实施例提供的移位寄存单元，通过在移位寄存模块10的输出端依次串接N个辅助输出模块11，N为2 1的整数，自输出时间段之前的第N个时间段至输出时间段，使输出电平发生N+1次跳变升高，最终在输出时间段输出移位寄存信号，这与现有技术相比，可达到降低G0A的驱动电压，从而达到降低CLOCK对G0A逻辑电路的寄生电容充放电功耗，从而达到降低G0A功耗的目的，进而可降低面板的功耗以及驱动要求且可以增强产品的稳定性。
[0047]作为另外一个技术方案，本发明还提供一种栅极驱动电路，其包括多个级联设置的所述移位寄存单元，用于依次向多条栅线输入扫描信号，所述移位寄存单元采用上述实施例提供的移位寄存单元。
[0048]再作为另外一个技术方案，本发明实施例还提供一种阵列基板，其上设置有栅极驱动电路，所述栅极驱动电路采用上述实施例提供的栅极驱动电路。
[0049]再作为另外一个技术方案，本发明实施例还提供一种显示装置，包括阵列基板，所述阵列基板采用上述实施例提供的阵列基板。
[0050]再作为另外一个技术方案，本发明实施例还提供一种移位寄存单元的驱动方法，包括以下步骤:自输出时间段之前的第N个时间段至所述输出时间段，使输出电平发生N+1次跳变升高，最终在输出时间段输出移位信号。
[0051]可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
【主权项】
1.一种移位寄存单元，其包括移位寄存模块，其特征在于，还包括: N个辅助输出模块，NS 2 1的整数，依次串接在所述移位寄存模块的输出端，用于自输出时间段之前的第N个时间段至所述输出时间段，使输出电平发生N+1次跳变升高，最终在输出时间段输出移位寄存信号。2.根据权利要求1所述的移位寄存单元，其特征在于，在所述移位寄存模块输出端串接的第一个所述辅助输出模块称为第1辅助输出模块，依次类推，第N个所述辅助输出模块称为第N辅助输出模块； 每个所述辅助输出模块包括: 输出子模块，其与所述移位寄存单元的输入端以及时钟信号输入端相连，其输出端作为所述辅助输出模块的输出端，用于在所述移位寄存单元的输入端输入有效信号时，输出所述时钟信号输入端输入的信号； 电平跳变模块，其与所述移位寄存模块的输出端、所述移位寄存单元的输入端以及所述输出子模块的输出端相连，用于在所述移位寄存单元的输入端输入有效信号时充电以及输入无效信号时使输出电平跳变升高一次； 针对第1辅助输出模块，相连的所述移位寄存单元的输入端输入的有效信号相对所述移位寄存模块输出端输出的有效信号向前移一位； 自第1辅助输出模块至第N辅助输出模块，各自相连的所述移位寄存单元的输入端输入的有效信号依次向前移一位。3.根据权利要求2所述的移位寄存单元，其特征在于，所述输出子模块包括第十三晶体管，其控制极与所述移位寄存单元的输入端相连，第一极与第三时钟信号输入端相连，第二极作为输出端。4.根据权利要求2所述的移位寄存单元，其特征在于，所述电平跳变模块包括: 存储电容，其第一端与所述移位寄存模块的输出端相连，第二端与所述输出子模块的输出端相连； 第十七晶体管，其控制极与所述移位寄存单元的输入端相连，第一极与所述存储电容的第一端相连，第二极与低电平输入端相连。5.根据权利要求2所述的移位寄存单元，其特征在于，所述辅助输出模块还包括: 降噪子模块，其第一端与控制节点相连，第二端与所述辅助输出模块的输出端相连，第三端与低电平输入端相连，用于在降噪阶段时将第二端和第三端导通。6.根据权利要求5所述的移位寄存单元，其特征在于，所述降噪子模块包括: 第十四晶体管和第十六晶体管，二者的控制极相连并作为所述降噪子模块的第一端，二者的第一极相连并作为所述降噪子模块的第二端，二者的第二极相连并作为所述降噪子模块的第三端。7.根据权利要求1所述的移位寄存单元，其特征在于，所述辅助输出模块还包括: 复位子模块，其第一端与复位输入端相连，第二端与所述辅助输出模块的输出端相连，第三端与低电平输入端相连，用于在复位阶段将第二端和第三端导通。8.根据权利要求7所述的移位寄存单元，其特征在于，所述复位子模块包括: 第十五晶体管，其控制极作为所述复位子模块的第一端，第一极作为所述复位子模块的第二端，第二极作为所述复位子模块的第三端。9.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存模块包括: 第一晶体管，其控制极与复位输入端相连，第一极作为所述移位寄存模块的输出端，第二极与低电平输入端相连； 第二晶体管，其控制极作为上拉节点，第一极与所述第一晶体管的第一极相连，第二极与第一时钟信号输入端相连； 第一电容，其第一端与所述第一晶体管的第一极相连，第二端与所述上拉节点相连；第三晶体管，其控制极作为下拉节点，第一极与所述第一晶体管的第一极相连，第二极与低电平输入端相连； 第四晶体管，其控制极与第二时钟信号输入端相连，第一极与所述第一晶体管的第一极相连，第二极与低电平输入端相连； 第五晶体管，其控制极与所述上拉节点相连，第一极与所述下拉节点相连，第二极与低电平输入端相连； 第六晶体管，其控制极与所述复位输入端相连，第一极与所述上拉节点相连，第二极与低电平输入端相连； 第七晶体管，其控制极与第二时钟信号输入端相连且与第一极相连，第二极作为下拉控制节点； 第八晶体管，其控制极与所述下拉节点相连，第一极与所述上拉节点相连，第二极与低电平输入端相连； 第九晶体管，其控制极与所述上拉节点相连，第一极与所述下拉控制节点相连，第二极与低电平输入端相连； 第十晶体管，其控制极与第一极相连且与所述移位寄存单元的输入端相连，第二极与所述上拉节点相连； 第十一晶体管，其控制极与所述下拉控制节点相连，第一极与第二时钟信号输入端相连，第二极与所述下拉节点相连； 第十二晶体管，其控制极与所述第二时钟信号输入端相连，第一极与所述移位寄存单元的输入端相连，第二极与所述上拉节点相连。10.—种栅极驱动电路，其包括多个级联设置的移位寄存单元，用于依次向多条栅线输入扫描信号，其特征在于，所述移位寄存单元采用权利要求1-9任意一项所述的移位寄存单J L.ο11.一种阵列基板，其上设置有栅极驱动电路，其特征在于，所述栅极驱动电路采用权利要求10所述的栅极驱动电路。12.—种显示装置，包括阵列基板，其特征在于，所述阵列基板采用权利要求11所述的阵列基板。13.一种移位寄存单元的驱动方法，其特征在于，包括以下步骤: 自输出时间段之前的第Ν个时间段至所述输出时间段，使输出电平发生Ν+1次跳变升高，最终在输出时间段输出移位信号。
【专利摘要】本发明提供了一种移位寄存单元及驱动方法、栅极驱动电路、阵列基板、显示装置，在移位寄存模块的输出端依次串接N个辅助输出模块，N为≥1的整数，用于自输出时间段之前的第N个时间段至输出时间段，使输出电平发生N+1次跳变升高，最终在输出时间段输出移位寄存信号。这与现有技术相比，可达到降低GOA的驱动电压，从而达到降低CLOCK对GOA逻辑电路的寄生电容充放电功耗，从而达到降低GOA逻辑功耗的目的，进而可降低面板的功耗以及驱动要求且可以增强产品的稳定性。
【IPC分类】G09G3/36, G11C19/28
【公开号】CN105489190
【申请号】CN201610086600
【发明人】钱先锐
【申请人】京东方科技集团股份有限公司, 合肥鑫晟光电科技有限公司
【公开日】2016年4月13日
【申请日】2016年2月15日