专利名称：电子束曝光掩模和用该掩模制造半导体器件的方法
技术领域：
本发明一般涉及在曝光工艺中使用的用于电子束曝光的掩模和使用该掩模制造半导体器件的方法，其中在曝光工艺中电子束(EB)经过用于电子束曝光的掩模照射到半导体晶片上，对半导体晶片上的抗蚀剂膜构图。特别是，本发明涉及在曝光工艺中使用的用于电子束曝光的掩模和使用该掩模制造半导体器件的方法，其中曝光工艺是用EB投影光刻系统进行的。
通常，在半导体器件的制造工艺中，使用对抗蚀刻膜构图的单元(cell)投影EB系统进行用电子束对半导体晶片上的抗蚀剂膜曝光的曝光工艺，这里抗蚀剂膜是电子束抗蚀剂膜。在该系统中，EB照射到用于电子束曝光掩模的例如125微米(μm)×125微米的区域上。用于电子束曝光的掩模有包括让电子束通过的沟槽或开口的掩模图形。掩模图形的图象被缩小到例如1/25并利用穿过用于电子束曝光的掩模的电子束投影到半导体晶片上。因此，利用可变形状的EB的一次曝光轰击(shot)半导体晶片上的5微米×5微米的区域，即形成在半导体晶片上的抗蚀剂膜的5微米×5微米的区域被有与掩模图形对应的图形的EB所曝光。
为了制造一个半导体器件或一个半导体芯片，需要用对应一个完整半导体芯片的图形即用于芯片的图形或芯片图形的图形曝光半导体晶片上的抗蚀剂膜，并用曝光的芯片图形构图该抗蚀剂膜。在单元投影EB系统中，用于电子束曝光的掩模具有对应于作为一个芯片图形的一部分区域，并被重复以获得用于一个芯片图形的图形区域的掩模图形区域。重复这种使用用于电子束曝光的掩模的曝光步骤，同时，例如相对于掩模移动改变半导体晶片的位置。由此，用芯片图形曝光半导体晶片上的抗蚀剂膜，然后显影以得到构图的抗蚀剂膜。
但是，在上述单元投影EB系统中，一次曝光的半导体晶片上的区域不够大。因此，利用预定的芯片图形曝光半导体晶片上的抗蚀剂膜所需要的电子束发射的数量很大。结果，曝光工艺所需要的时间很长，并且不可能足够高地提高半导体制造的生产率。
为了显著提高半导体器件制造的生产率，大约从1990年开始，就建议了一种EB投影光刻系统。在该系统中，使用有大横截面面积的电子束，并且可以使电子束一次照射到用于电子束曝光的掩模上的较大面积上，例如1mm×1mm的面积上。用于电子束曝光的掩模具有包括容许电子束通过的沟槽或开口的掩模图形。掩模图形的图象被缩小到例如1/4，并利用穿过用于电子束曝光的掩模的电子束投影到半导体晶片上。因此，利用一次曝光轰击，可以用有对应掩模图形的图形的电子束曝光半导体晶片上的大面积，在这里为250微米×250微米的面积。
本发明的发明人研究和考虑了用在这种EB投影光刻中的用于电子束曝光的掩模。结果发现用于电子束曝光的掩模可以如下那样制造。半导体晶片上的抗蚀剂膜必须被曝光和构图，以便重复地曝光和形成每个芯片的整个区域的电路图形即用于芯片的图形。一个芯片图形被分成多个小图形区域或子域，并在用于电子束曝光的一个掩模上形成对应于每个子域的图形。
图6A是示意性地表示将一个芯片图形分成多个子域以制造用于电子束曝光的掩模的方法的平面图。图6B是表示由本发明人考虑的用于电子束曝光的掩模的示意性结构的平面图。
一个芯片图形115每个最大曝光区域E2被简单分成多个子域。最大曝光区域是指，在假设照射到用于电子束曝光的掩模上的整个电子束穿过用于电子束曝光的掩模、并通过一次发射的曝光量而曝光到半导体晶片上时，基本上被曝光的半导体晶片上的区域。在上述例子中，半导体晶片上的250微米×250微米的正方形区域对应最大曝光区域E2。在图6A的例子中，芯片图形区域115被在垂直方向和在水平方向都每隔250微米设置的分割线116分成9(九)个子域S1-S9。然后，如图6B所示，在用于电子束曝光的掩模105的格框(grillage)区域112之间的掩模图形区域M1-M9中，分别形成对应于将子域S1-S9的图形放大四倍得到的图形的掩模图形。在这种情况下，用于电子束曝光的掩模105是4x掩模。
电子束照射到图6B所示的用于电子束曝光的掩模的掩模图形区域M1-M9的每个上，并且半导体晶片上的抗蚀剂膜的预定部分依次被穿过用于电子束曝光的掩模105的电子束所曝光。在这种情况下，掩模105和半导体晶片间歇地相对电子束移动。由此，形成在半导体晶片上的抗蚀剂膜可以按图6A所示的芯片图形115曝光。
然而，芯片图形115的垂直方向和水平方向的尺寸并不总是分别为上述最大曝光区域的垂直方向和水平方向尺寸的倍数，这里最大曝光区域的垂直方向和水平方向尺寸都为250微米。因此，所有子域的尺寸和形状不总是不变的。即，某些子域的尺寸可能比其它子域的尺寸小很多。而且，某些子域的形状可能不同于其它子域的形状。例如，在图6A所示的例子中，沿着芯片图形115的右侧端和上侧端的每个子域S3，S6，S7，S8和S9的尺寸比其它子域S1，S2，S4和S5的每个的尺寸即250微米×250微米小很多。掩模图形区域M1-M9的垂直方向和水平方向的尺寸分别是子域F1-F9的垂直方向和水平方向尺寸的四倍。因此，如图6B所示，在用于电子束曝光的掩模105的掩模图形区域M1-M9当中，沿着右侧端和上侧端形成的掩模图形区域M3、M6、M7、M8和M9的每个的尺寸比其它掩模图形区域M1、M2、M4和M5的每个的尺寸即1mm×1mm小很多。
通过以下工艺制造用于电子束曝光的掩模，该工艺包括形成对应于用于制造掩模的晶片上的掩模图形的沟槽或开口的腐蚀工艺。在图6B所示的用于电子束曝光的掩模105中，在腐蚀用于制造掩模的晶片的工艺中，用于掩模图形区域M3、M6、M7、M8和M9的沟槽或开口的腐蚀率和用于掩模图形区域M1、M2、M4和M5的沟槽或开口的腐蚀率由于微载(microloading)效应而彼此相差很大。因此，沟槽或开口的尺寸根据掩模图形而变化，并且存在形成在用于电子束曝光的掩模上的掩模图形的尺寸精度下降的可能性。这样，就存在没有精确形成有预定芯片图形的抗蚀剂膜的可能性。
而且，在使用如图6B所示的用于电子束曝光的掩模105的情况下，穿过各掩模图形区域M3、M6、M7、M8和M9的电子束的电流值和穿过各掩模图形区域M1、M2、M4、和M5的电子束的电流值彼此相差很大。因此，由库仑效应引起的照射到半导体晶片上的电子束的电子束模糊(blur)程度有很大的区别，这在很大程度上取决于电子束穿过的掩模图形区域。因此，形成在半导体晶片上的抗蚀剂膜图形的尺寸的精度可能下降。而且，根据电子束模糊的程度变化，照射到半导体晶片上的电子束的聚焦度也变化。很难进行半导体晶片的曝光工艺，同时很大地补偿用于每个掩模图形区域的电子束的聚焦度数。当电子束的聚焦度数变化很大时，可能电子束的聚焦度数的变化没有被曝光装置补偿，并且半导体晶片上的抗蚀剂膜没有精确地按预定图形被曝光。
掩模图形区域M1、M2、M4和M5各具有与一次曝光发射的电子束基本上照射到掩模上的电子束照射区域E1的尺寸相同的尺寸，即上述例子中的1mm×1mm的区域。但是，照射到用于电子束曝光的掩模上的电子束的强度的分布在掩模上的电子束照射区域E1内并不是完全均匀的。一般情况下，在周边部分的电子束强度比在中心部分的电子束强度低。因此，照射到各掩模图形区域M1、M2、M4和M5上的电子束的强度分布在每个掩模图形区域内是不均匀的，并且周边区域中的电子束强度变得比每个掩模图形区域内的中心区域的电子束强度小。同样，照射到掩模图形区域M3、M6、M7、M8和M9的每个上的电子束的强度分布在每个掩模图形区域内是不均匀的。因此，经过用于电子束曝光的掩模照射到半导体晶片上的电子束的强度根据半导体晶片上的位置而变化，并且形成在半导体晶片上的抗蚀剂膜图形的尺寸的精度可能下降。
在EB投影光刻系统中，考虑到系统中的电子束曝光装置的结构，使用低放大倍数的掩模如上述的4x掩模作为用于电子束曝光的掩模。这是因为，如果在EB投影光刻系统中使用高放大倍数的掩模，则掩模和放置掩模的掩模台的尺寸必须较大，这就难以准确进行掩模台的位置控制。因此，与使用有25x到60x放大倍数的用于电子束曝光的掩模的上述常规单元投影EB系统相比，在使用低放大倍数掩模的EB投影平板印刷系统中必须使用更准确地形成掩模图形的用于电子束曝光的掩模。
因此，本发明的目的是提供在EB投影光刻系统中可精确地使用的用于电子束曝光的掩模和使用这种掩模制造半导体器件的方法。
本发明的另一目的是提供用于电子束曝光的掩模和使用该掩模制造半导体器件的方法，其中，通过这种掩模，半导体晶片上的抗蚀剂膜可以用预定图形的电子束精确曝光。
本发明的又一目的是提供用于电子束曝光的掩模和使用该掩模制造半导体器件的方法，其中，通过这种掩模，可以在半导体晶片上精确形成预定的抗蚀剂膜图形。
本发明的再一目的是提供可精确形成掩模图形的用于电子束曝光的掩模和使用该掩模制造半导体器件的方法。
本发明的又一目的是提供用于电子束曝光的掩模和使用该掩模制造半导体器件的方法，其中通过该掩模，半导体晶片上的抗蚀剂膜可以用预定图形的电子束精确曝光，并可以提高曝光工艺的生产率。
本发明的再一目的是提供用于电子束曝光的掩模和使用该掩模制造半导体器件的方法，其中利用该掩模，可在半导体晶片上精确地和高生产率地形成预定抗蚀剂膜图形。
根据本发明的一个方面，提供在利用EB投影光刻系统进行的用预定的芯片图形曝光晶片的工艺中使用的用于电子束曝光的掩模，该掩模包括栅框区域；多个薄膜区域，被栅框区域包围并且其厚度比栅框区域的厚度薄；和多个掩模图形区域，它们各形成在薄膜区域的对应一个内，每个掩模图形区域有对应子域图形的掩模图形，子域图形是通过将芯片图形分成基本上有相同形状和尺寸的多个区域得到的。
在这种情况下，优选每个掩模图形区域比在电子束照射到用于电子束曝光的掩模上时在用于电子束曝光的掩模上被电子束照射的区域小。
还优选当电子束照射到用于电子束曝光的掩模上以便被电子束照射的区域的中心与每个掩模图形区域的中心相吻合时，每个掩模图形区域被包括在被电子束照射的区域内。
更优选，当电子束照射到用于电子束曝光的掩模上以使被电子束照射的区域的中心与每个掩模图形区域的中心相吻合时，每个掩模图形区域内的电子束强度分布基本上是一致的。
每个掩模图形区域的中心基本上位于被栅框区域包围的每个薄膜区域的中心是有利的。
在每个掩模图形区域周围和薄膜区域的对应一个内存在非构图区域也是有利的。
每个掩模图形区域靠近栅框区域也是有利的。
最好是，掩模图形区域之间的间隔是预定的，以便当电子束照射到用于电子束曝光的掩模上以使被电子束照射的区域的中心与每个掩模图形区域的中心重合时，被电子束照射到掩模图形区域上的区域不与其它掩模图形区域重叠。
根据本发明的另一方面，提供使用EB投影光刻系统制造半导体器件的方法，该方法包括使用用于电子束曝光的掩模以预定的芯片图形曝光晶片，该掩模包括栅框区域；多个薄膜区域，其被栅框区域包围并且厚度比栅框区域的厚度薄；和多个掩模图形区域，它们每个形成在对应的一个薄膜区域内，每个掩模图形区域具有对应子域图形的掩模图形，子域是通过将芯片图形分成有基本相同形状和尺寸的多个区域得到的；其中通过对每个掩模图形区域进行将电子束照射到用于电子束曝光的掩模上的步骤，以使被电子束照射的区域的中心与每个掩模图形区域的中心重合，从而晶片按照预定的芯片图形被曝光。
最好是，每个掩模图形区域比用于电子束曝光的掩模上的被电子束照射的区域小。
还最好是，当电子束照射到用于电子束曝光的掩模上以使被电子束照射的区域的中心与掩模图形区域的中心重合时，每个掩模图形区域被包含在被电子束照射的区域内。
更优选地，每个掩模图形区域的中心基本上位于被栅框区域围绕的每个薄膜区域的中心。
在每个掩模图形区域周围和薄膜区域的对应一个内存在非构图区域是有利的。
每个掩模图形区域靠近栅框区域也是有利的。
最好是，掩模图形区域之间的间隔是预定的，以便当电子束照射到用于电子束曝光的掩模上以使被电子束照射的区域的中心与每个掩模图形区域的中心重合时，被电子束照射到掩模图形区域上的区域不与其它掩模图形区域重叠。
下面结合附图的详细说明使本发明的这些和其它特点、优点更清楚，在整个附图中相同的参考标记表示相同或相应的部件，其中
图1A是示意性地表示根据本发明要被曝光到半导体晶片上的抗蚀剂膜上的芯片图形的整个图象的平面图；图1B是示意性地表示根据本发明实施例的用于电子束曝光的掩模的结构平面图，该掩模用于按图1A所示的芯片图形曝光半导体晶片上的抗蚀剂膜；图2A是表示图1B中所示的用于电子束曝光的掩模的结构的部分放大的平面图；图2B是沿着图2A的线A-A截取的剖视图；图2C是表示根据本发明另一实施例的用于电子束曝光的掩模的结构的对应于图2B的剖视图；图3是表示根据本实施例的在使用用于电子束曝光的掩模曝光半导体晶片时使用的曝光装置的结构的示意透视图；图4是表示在电子束从电子枪照射到用于电子束曝光的掩模上时，在用于电子束曝光的掩模上的电子束强度的示意分布的曲线图；图5是表示制备用于制造根据本发明的用于电子束曝光的掩模的数据的程序的流程图6A是示意性地表示将一个芯片图形分成多个子域以制造用于电子束曝光的掩模的方法的平面图；和图6B是表示用于形成被分成图6A所示的子域的芯片图形的用于电子束曝光的掩模的示意结构的平面图。
根据本发明的用于电子束曝光的掩模用在使用EB投影光刻系统的曝光工艺中。如上所述，在EB投影光刻系统中，成形的电子束一次照射到用于电子束曝光的掩模上的大面积上，并且对应掩模图形并由穿过用于电子束曝光的掩模的电子束构成的图象被缩小并投影到半导体晶片上。由此，形成在半导体晶片上的抗蚀剂膜被电子束按预定图形曝光，这里抗蚀剂膜为电子束抗蚀剂膜。
作为例子，在下述实施例中，被成形的电子束照射到1mm×1mm的正方形区域上，由穿过用于电子束曝光的掩模的电子束构成的掩模图形图象被缩小到1/4并投影到半导体晶片上。因此，在下述实施例中，用于电子束曝光的掩模为4x掩模。但是，本发明不限于有特殊放大倍数的这种掩模。
图1A示意性地表示要被曝光在半导体晶片上的抗蚀剂膜上的用于一个芯片的芯片图形的整个图象。图1B示意性地表示根据本发明的用于电子束曝光的掩模的结构，该掩模是用于通过图1A中所示的芯片图形曝光半导体晶片上的抗蚀剂膜的。图2A是示意性地表示图1B中所示的用于电子束曝光的掩模的部分放大平面图。图2B是沿着图2A的线A-A截取的剖视图，图2C是对应图2B的剖视图，表示根据本发明的另一实施例的用于电子束曝光的掩模的结构。
首先，介绍根据本发明实施例的用于电子束曝光的掩模的结构。
如图1B、图2A和2B所示，根据该实施例的用于电子束曝光的掩模5包括栅框区域12和薄膜区域10，每个薄膜区域被栅框区域12围绕。栅框区域2的厚度比薄膜区域10的厚度厚。因此，栅框区域12用于增加用于电子束曝光的掩模5的导热率和机械强度。每个薄膜区域10的尺寸和形状在整个薄膜区域10上基本上是相同的。而且，每个薄膜区域10的形状和尺寸与用于电子束曝光的掩模5上的基本上被一次曝光发射的电子束照射的区域即被电子束照射的区域或电子束照射区域E1的形状和尺寸相同。薄膜区域10具有例如1mm×1mm的正方形形状。在每个薄膜区域10中，形成包括容许电子束穿过的沟槽或开口11的掩模图形。要形成掩模图形的薄膜区域10中的长方形或正方形区域示于图1B、2A和2B中，作为掩模图形P1、P2…、P8或P9。而且，不形成掩模图形并作为每个掩模图形P1、P2…、P8或P9的周边区域的薄膜区域10中的区域示于图1B和2A中，作为非构图区域13。每个掩模图形P1-P9的中心与相应的一个薄膜区域10的中心即栅框区域12围绕的相应区域的中心重合。根据本实施例的用于电子束曝光的掩模5的掩模图形区域P1-P9具有基本上相同的形状和尺寸。而且，每个掩模图形P1-P9的尺寸比电子束照射区域E1的尺寸小。即，每个掩模图形P1-P9的垂直方向和水平方向的尺寸分别比电子束照射区域E1的垂直方向和水平方向的尺寸小，这里区域E1的垂直方向和水平方向的尺寸都为1mm。此外，在掩模图形区域P1-P9和栅框区域12之间存在非构图区域13。
与在图2C所示的另一实施例一样，可以省略薄膜区域10中的非构图区域13，以便相应地扩大栅框区域12的宽度。在这种情况下，掩模图形区域P1-P9靠近栅框区域12。在用于电子束曝光的掩模的整个区域上具有较大厚度的栅框区域12的比例变大。因此，用于电子束曝光的掩模的导热率和机械强度相对较大，因而掩模的挠曲或应变很小，可进一步提高掩模的尺寸精度。
现在介绍形成在每个掩模图形区域P1-P9中的掩模图形。
为了制造半导体器件或半导体芯片，需要用对应于整个芯片区域的图形即芯片图形对半导体晶片上的抗蚀剂膜曝光和构图。芯片图形的整个图象示于图1A中。如果不可能用对应整个芯片图形的电子束一次曝光半导体晶片上的抗蚀剂膜，则必须将芯片图形分成多个小图形区域或子域，并对半导体晶片上每个子域的抗蚀剂膜曝光。在图1A中，芯片图形15被在垂直方向和水平方向以相等间隔设置的芯片分割线16分成子域F1-F9。
在该实施例中，需要分割芯片图形15，以便使子域F1-F9具有相同的形状和尺寸，并且每个子域F1-F9的尺寸变得比最大曝光区域E2的尺寸小。每个子域F1-F9可能为正方形、长方形等。
这里，最大曝光区域E2意思是当假设照射到用于电子束曝光的掩模上的整个电子束完全穿过掩模并被一次曝光轰击而投影到半导体晶片上时基本上曝光的半导体晶片上的区域。在本例中，电子束照射到用于电子束曝光的掩模的1mm×1mm的正方形区域上，并且由穿过掩模的电子束构成的掩模图形图象被缩小到1/4并投影到半导体晶片上，半导体晶片上的250微米×250微米的正方形区域对应最大曝光区域E2。因此，子域F1-F9基本上具有互相相同的形状和尺寸，并且每个子域F1-F9的垂直方向和水平方向的尺寸分别小于最大曝光区域E2的垂直方向和水平方向的尺寸，这里最大曝光区域E2的垂直方向和水平方向的尺寸都为250微米。
本例中用于电子束曝光的掩模5是4x掩模，即掩模的放大倍数为x4。因此，通过将每个子域F1-F9的图形在垂直方向和水平方向放大四倍得到的图形对应相应掩模图形区域P1-P9的掩模图形。例如，在掩模图形区域P1中形成沟槽或开口，以使由沟槽或开口形成的图形对应将子域F1的图形的垂直方向和水平方向放大四倍得到的图形。如上所述，每个子域F1-F9的垂直方向和水平方向的尺寸分别小于最大曝光区域E2的垂直方向和水平方向的尺寸，这里最大曝光区域E2的垂直方向和水平方向的尺寸都为250微米。因此，每个图形区域P1-P9的垂直方向和水平方向的尺寸分别小于电子束照射区域E1的垂直方向和水平方向的尺寸，这里电子束照射区域E1的垂直方向和水平方向的尺寸都为1mm。
下面介绍在使用本发明的用于电子束曝光的掩模的曝光工艺中所用的曝光装置。图3展示了当使用用于本发明的电子束曝光的掩模对半导体晶片曝光时使用的曝光装置的示意结构。
图3中所示的并用参考标记20表示的曝光装置是被称为双合(doublet)光学系统的常用曝光装置。曝光装置20包括产生电子束的电子枪1、位于电子枪1下面的投影透镜2和偏转器3、和位于投影透镜2和偏转器3下面的掩模台4。曝光装置20还包括位于掩模台4下面的另一偏转器7和物镜6、和位于偏转器7和物镜6下面的晶片台8。上述用于电子束曝光的掩模5放在掩模台4上。可以可控制地移动掩模台4，使放在掩模台4上的用于电子束曝光的掩模5沿着平行于掩模5的上表面的方向即x方向和y方向间歇地移动。在晶片台8上，放置半导体晶片9。抗蚀剂膜(这里为电子束抗蚀剂膜)预先形成在半导体晶片9的上表面上。还可以可控制地移动晶片台8，使放在晶片台8上的半导体晶片9沿着平行于晶片9的上表面的方向即在x和y方向间歇地移动。
接下来介绍在使用本发明的用于电子束曝光的掩模的曝光工艺中曝光装置20的操作。
从电子枪1发射的并被成形掩模和附图中未示出的类似部件等成形的电子束向用于电子束曝光的掩模5发射。电子束1A偏转，例如如果需要的话朝向x方向偏转，并被投影透镜2聚焦并照射到包括用于电子束曝光的掩模5的预定掩模图形区域即掩模图形区域P1的区域上。在这种情况下，最好是，电子束照射到用于电子束曝光的掩模5上，使被电子束照射的用于电子束曝光的掩模5上的区域的中心与掩模图形区域P1的中心重合。如上所述，掩模图形区域P1的尺寸比电子束照射区域E1的尺寸小。因此，整个掩模图形区域P1被包含在被电子束照射的用于电子束曝光的掩模5上的区域中。在使用本发明的用于电子束曝光的掩模5的情况下，掩模上被电子束照射的区域基本上与包括掩模图形区域P1的薄膜区域10重合，掩模图形区域P1以外的掩模图形区域没有被电子束照射。
图4是表示当电子束从电子枪照射到用于电子束曝光的掩模上时在用于电子束曝光的掩模上的电子束强度分布的示意曲线图。曲线图的横坐标表示用于电子束曝光的掩模的位置，其纵坐标表示照射到掩模上的电子束的强度。曲线图中由R1表示的范围对应于上述电子束照射区域E1，即约为1平方毫米的电子束照射区域。而且，曲线中由R2表示的范围对应于上述掩模图形区域P1。从图4的曲线看到，除了周边区域以外，电子束照射区域E1内的电子束强度的分布也大体均匀。因此，比电子束照射区域E1小的掩模图形区域P1内的电子束的强度的分布大体均匀。在掩模图形区域P1-P9的尺寸和形状基本上相同并且每个掩模图形区域P1-P9比电子束照射区域E1小的情况下，根据本发明可得到各种有利的效果。这里，在每个掩模图形区域P1-P9比电子束照射区域E1小的情况下，当成形的电子束照射到每个掩模图形区域P1-P9上时，每个掩模图形区域P1-P9被包含在电子束照射区域E1内。在这种情况下，最好是，每个掩模图形区域P1-P9被包含在电子束照射区域E1内，在电子束照射区域E1内电子束的强度基本上是均匀的，例如在由图4中的R2表示的范围内。利用这样的结构，可以抑制经每个掩模图形区域照射到半导体晶片上的电子束的束模糊的程度。因此，可以提高形成在用于电子束曝光的掩模中的抗蚀剂膜图形的尺寸精度。在这种情况下，应该注意，考虑到制造工艺的生产率，每个掩模图形区域P1-P9不应该太小。
从电子枪1发射的并穿过包括形成在掩模图形区域P1中的沟槽或开口的掩模图形的电子束1B被偏转器偏转，例如如果需要的话朝向x方向偏转，并被物镜6聚焦，照射到半导体晶片9上的预定区域上，例如要用子域F1的图形被曝光的区域。因此，用通过缩小掩模图形区域P1的掩模图形得到的图形即子域F1的图形对半导体晶片9上的抗蚀剂膜曝光。随后，停止从电子枪1发射电子束，完成了一次曝光发射的步骤。
然后，电子束1A被照射到包括用于电子束曝光的掩模5的下一个掩模图形区域例如掩模图形区域P2的薄膜区域10上，并且穿过用于电子束曝光的掩模5的电子束1B照射到半导体晶片9上的要被子域F2的图形曝光的区域上。由此，用子域F2的图形对半导体晶片9上的抗蚀剂膜曝光。
可以用各种方式来控制被电子束照射的用于电子束曝光的掩模上的位置和被电子束照射的半导体晶片9上的位置。例如，结合间歇地移动掩模台4和晶片台8同时停止从电子枪1发射电子束以在例如y方向移动用于电子束曝光的掩模5和半导体晶片9，和控制被偏转器2和7产生的电子束例如在x方向的偏转，由此可以控制被电子束照射的用于电子束曝光的掩模上的位置和半导体晶片9上的位置。此外，可以通过控制被偏转器2和7在x和y方向偏转的电子束的度数而不移动用于电子束曝光的掩模5和半导体晶片9，来控制被电子束照射的用于电子束曝光的掩模上的位置和半导体晶片9上的位置。还可以通过在停止从电子枪1发射电子束时间歇地移动掩模台4和晶片台8，以在x和y方向移动用于电子束曝光的掩模和半导体晶片9、而不改变电子束被偏转器2和7所偏转的度数或不用偏转器2和7偏转电子束，来控制被电子束照射的用于电子束曝光的掩模上的位置和半导体晶片9上的位置。另外，还可以使用上述方法的任何组合方式来控制上述位置。
此后，重复相同的操作，依次用子域F1-F9的图形对要用子域F1-F9曝光的半导体晶片9上的抗蚀剂膜的区域曝光。由此，用芯片图形15对半导体晶片9上的抗蚀剂膜曝光。
现在介绍制备用于制造本发明的用于电子束曝光的掩模的数据的程序。图5是表示这种程序的流程图。
首先，用于要被形成的芯片的整个图形被分成n个子域，子域的尺寸基本上相同，并且每个子域比上述最大曝光区域E2小，其中n是自然数(步骤S1)。
然后，子域被编号为No.1到No.n(步骤S2)。之后，得到子域1-n的中心的坐标系(步骤S3)。
接下来，在其上要被粘贴(paste)预定芯片图形的基底(ground)数据区域即空白数据区域被分成n个等分基本区域，每个等分基底区域具有与上述最大曝光区域E2的尺寸相应的尺寸(步骤S4)。然后，对每个等分基底区域从No.1到No.n标号(步骤S5)。之后，得到分割基本区域1-n的中心的坐标(S6)。
子域No.1被粘贴到分割基本区域No.1上，使分割基本区域No.1的中心坐标与子域No.1的中心坐标重合(步骤S7)。从No.1到No.n重复与步骤S7相同的步骤(S8)。在此之后，对通过上述步骤所得到的数据进行操作，根据用于电子束曝光的掩模的放大倍数放大由数据代表的图形。由此，完成了用于制造用于电子束曝光的掩模的数据的制备。
在步骤S8之后，可以包括在分割基本区域之间设置栅框区域的步骤。
而且，代替在步骤S8之后进行根据用于电子束曝光的掩模的放大倍数放大图形的操作，可以在步骤S1之前进行根据用于电子束曝光的掩模的放大倍数放大图形的操作。在这种情况下，在随后的步骤S1中，必须将按照用于电子束曝光的掩模的放大倍数放大的芯片图形分割成尺寸基本上相同的子域，每个子域比上述电子束照射区域E1小。而且，在步骤S4中，必须将基底数据区域分割成n个等分基底区域，每个等分基底区域具有与电子束照射区域E1相应的尺寸。
还可以同时并列地进行步骤S1-S3的操作和步骤S4-S6的操作。由此，就可以减少准备用于制造电子束曝光掩模的数据所需要的时间。
可以在根据参照图5所述的程序制备的数据的基础上制造用于电子束曝光的掩模。用于制造电子束曝光掩模的工艺可以例如如下进行。
制备用于制造掩模的半导体晶片，在半导体晶片上形成电子束抗蚀剂膜。在由图5的程序产生的数据的基础上，利用例如电子束书写器机或电子束书写装置等用电子束对用于制造掩模的半导体晶片如硅晶片上的电子束抗蚀剂膜曝光。进行显影处理以构图电子束抗蚀剂膜。使用被构图的抗蚀剂膜作为腐蚀掩模，腐蚀用于制造掩模的半导体晶片，形成具有预定图形的沟槽或开口。通过这些工艺，可以制造用于电子束曝光的掩模。
如上所述，由于用于电子束曝光的掩模5的掩模图形区域P1-P9的尺寸大约相同，因此不管是哪个掩模图形区域，每个掩模图形区域P1-P9中的沟槽或开口的区域的比例基本上相同。因此，在腐蚀用于制造掩模的晶片的工艺中，抑制了微载效应并且每个掩模图形的腐蚀率基本上一致。因此，可以提高所制造的用于电子束曝光的掩模的掩模图形的尺寸精度。
应该注意，涉及用于电子束曝光的掩模的本发明适用于模版掩模和膜片掩模。
还可以减小薄膜区域10的非构图区域13的宽度而不改变栅框区域12的宽度，或者省去非构图区域13。由此，可以减小用于电子束曝光的掩模的整个尺寸。在这种情况下，需要确定掩模图形区域之间的间隔，以便当电子束照射到掩模上使掩模上的电子束的照射区域的中心与掩模图形区域的中心重合时，电子束的照射区域不与其它掩模图形区域重叠。
前面介绍了本发明的实施例，其中使用4x掩模作为用于电子束曝光的掩模，电子束照射到用于电子束曝光的掩模上的1平方毫米的区域上，并且由穿过用于电子束曝光的掩模的电子束构成的图象被减小到1/4并投影到半导体晶片上。但是，本发明不限于这个实施例。本发明可适用于具有放大倍数x4以外的放大倍数的用于电子束曝光的掩模。而且，用于电子束曝光的掩模上的电子束照射区域E1可以是1平方毫米以外的尺寸，其形状也可以不是正方形的，例如可以是长方形或三角形。
在本发明中，在被栅框区域围绕的薄膜区域内的掩模图形区域中形成对应通过将整个芯片图形分成具有基本上相同的尺寸的子域得到的每个子域的掩模图形。掩模图形区域必须具有基本上相同的形状和尺寸，并且每个掩模图形区域的尺寸比用于电子束曝光的掩模上的被一次曝光发射的电子束实质上照射的区域(即电子束照射区域E1)的尺寸小。
根据本发明，整个芯片图形被分成尺寸基本相同的多个子域，并且在用于电子束曝光的掩模中形成对应于每个子域的掩模图形。因此，无论是哪个掩模图形区域，沟槽或开口的区域与用于电子束曝光的掩模的每个掩模图形区域的比例基本上都是均匀的。这样，在制造用于电子束曝光的掩模的腐蚀工艺中，用于制造掩模的晶片的腐蚀率在整个晶片上基本一致。结果，可以大大提高形成在用于电子束曝光的掩模中的掩模图形的尺寸精度。
而且，由于每个掩模图形区域具有相同尺寸，穿过用于电子束曝光的掩模的电荷量基本不变，并且与电子束穿过的掩模图形区域无关。因此，电子束模糊的程度和投影或照射到半导体晶片上的电子束的聚焦位置不会根据电子束穿过的掩模图形区域而改变。结果，可以精确地用有预定图形的电子束对半导体晶片上的抗蚀剂膜曝光，由此在半导体晶片上精确地形成预定抗蚀剂膜图形。
通过在用于电子束曝光的掩模中设置每个掩模图形区域，使每个掩模图形区域的中心与栅框区域之间的区域的中心重合，可以使整个用于电子束曝光的掩模上的应力均匀。由此，可以减小用于电子束曝光的掩模的挠曲或应变，并进一步提高掩模的尺寸精度。
在栅框区域的宽度被放大以使掩模图形区域靠近栅框区域的情况下，用于电子束曝光的掩模的导热率和机械强度相对较大。当导热率增加时，可以抑制由热引起的掩模图形的尺寸变化。而且，由于增加了机械强度，所以减小了掩模的挠曲或应变。
确定掩模图形区域之间的间隔，以便当电子束照射到掩模上使掩模上的电子束照射区域的中心与掩模图形区域的中心重合时，电子束照射区域不与其它掩模图形区域重叠。因此，当电子束照射到包括掩模图形区域的区域上时，可以防止电子束照射到不希望的掩模图形区域上。
通过将电子束照射到掩模上，使掩模上的电子束照射区域的中心与掩模图形区域的中心重合，掩模图形区域上的电子束的强度分布变得均匀。因此，可以抑制照射到半导体晶片上的电子束的束模糊，并提高形成在半导体晶片上的抗蚀剂膜图形的尺寸精度。
在前面的描述中，已经参照特殊实施例介绍了本发明。但是，很显然本领域的普通技术人员之一可以在不脱离由下面所附权利要求书限定的本发明的范围的情况下做出各种改进和改变。相应地，文字说明和附图只是示意性的而不是限制性的，所有这些改进都应该被包含在本发明的范围内。因此，本发明包括在所附权利要求书范围内的所有改变和改进。
权利要求
1.一种用于电子束曝光的掩模，该掩模用在通过电子束投影光刻系统用预定的芯片图形对晶片曝光的工艺中，所述掩模包括栅框区域；多个薄膜区域，被所述栅框区域围绕并具有比所述栅框区域厚的厚度；和多个掩模图形区域，每个掩模图形区域形成在所述薄膜区域的相应一个内，每个所述掩模图形区域具有对应子域的图形的掩模图形，子域是通过将所述芯片图形分割成形状和尺寸基本上相同的多个区域得到的。
2.根据权利要求1的用于电子束曝光的掩模，其中每个所述掩模图形区域比在电子束照射到所述用于电子束曝光的掩模上时在所述用于电子束曝光的掩模上被电子束所照射的区域小。
3.根据权利要求1的用于电子束曝光的掩模，其中当电子束照射到所述用于电子束曝光的掩模上，使被电子束照射的区域的中心与各所述掩模图形区域的中心重合时，每个所述掩模图形区域被包含在被电子束照射的所述区域内。
4.根据权利要求3的用于电子束曝光的掩模，其中当电子束照射到所述用于电子束曝光的掩模上使被电子束照射的区域的中心与每个所述掩模图形区域的中心重合时，每个所述掩模图形区域内的所述电子束的强度分布基本上是均匀的。
5.根据权利要求1的用于电子束曝光的掩模，其中每个所述掩模图形区域的中心基本上位于被所述栅框区域围绕的每个所述薄膜区域的中心。
6.根据权利要求1的用于电子束曝光的掩模，其中非构图区域存在于每个所述掩模图形区域周围和所述薄膜区域的对应一个内。
7.根据权利要求1的用于电子束曝光的掩模，其中每个所述掩模图形区域靠近所述栅框区域。
8.根据权利要求1的用于电子束曝光的掩模，其中确定所述掩模图形区域之间的间隔，以便当电子束照射到所述用于电子束曝光的掩模上，使被电子束照射的区域的中心与每个所述掩模图形区域的中心重合时，掩模图形区域上被电子束照射的区域不与其它掩模图形区域叠加。
9.一种使用电子束投影光刻系统制造半导体器件的方法，所述方法包括利用用于电子束曝光的掩模以预定的芯片图形对晶片曝光，该掩模包括栅框区域；多个薄膜区域，其被所述栅框区域围绕，并具有比所述栅框区域厚的厚度；和多个掩模图形区域，每个掩模图形区域形成在所述薄膜区域的相应一个内，每个所述掩模图形区域具有对应子域的图形的掩模图形，子域是通过将所述芯片图形分割成形状和尺寸基本上相同的多个区域得到的；其中通过对每个所述掩模图形区域进行将电子束照射到所述用于电子束曝光的掩模上的步骤，使被电子束照射的区域的中心与各所述掩模图形区域的中心重合，按预定的芯片图形曝光所述晶片。
10.根据权利要求9的制造半导体器件的方法，其中每个所述掩模图形区域比所述用于电子束曝光的掩模上被电子束照射的所述区域小。
11.根据权利要求9的制造半导体器件的方法，其中当电子束照射到所述用于电子束曝光的掩模上，使被电子束照射的区域的中心与各所述掩模图形区域的中心重合时，各所述掩模图形区域被包含在被电子束照射的所述区域内。
12.根据权利要求9的制造半导体器件的方法，其中每个所述掩模图形区域的中心基本上位于被所述栅框区域围绕的每个所述薄膜区域的中心。
13.根据权利要求9的制造半导体器件的方法，其中非构图区域存在于每个所述掩模图形区域周围和所述薄膜区域的对应一个内。
14.根据权利要求9的制造半导体器件的方法，其中每个所述掩模图形区域靠近所述栅框区域。
15.根据权利要求9的制造半导体器件的方法，其中确定所述掩模图形区域之间的间隔，以便当电子束照射到用于电子束曝光的掩模上，使被电子束照射的区域的中心与每个所述掩模图形区域的中心重合时，掩模图形区域上被电子束照射的区域不与其它掩模图形区域重叠。
全文摘要
一种用于电子束曝光的掩模,用在由EB投影光刻系统中。该掩模包括:栅框区域;多个薄膜区域,被栅框区域围绕并具有比栅框区域厚的厚度;多个掩模图形区域,每个掩模图形区域形成在所述薄膜区域的相应一个内。每个掩模图形区域具有对应于子域图形的掩模图形。通过对每个所述掩模图形区域将电子束照射到所述掩模上,使被电子束照射的区域的中心与各所述掩模图形区域的中心重合,按预定的芯片图形曝光晶片。
文档编号G03F1/20GK1275797SQ0010932
公开日2000年12月6日 申请日期2000年5月26日 优先权日1999年5月28日
发明者宫坂满美 申请人:日本电气株式会社