专利名称：用于电子束曝光的方法以及用于制造半导体器件的方法
技术领域：
本发明涉及一种用于电子束曝光的方法，并且特别涉及一种对电子束确立照射位置的定位方法，该电子束用于在具有多层互连结构的半导体器件中形成互连，以及涉及一种用于制造采用这种结构的半导体器件的方法。
随着半导体器件密度的增加，已经采用具有多个分层半导体层的多层半导体器件，要解决的技术问题包括如下问题例如如何使互连或电极的每一层与互连或电极的另一层相互连接，以及如何形成互连层或电极，使得它们不干扰互连或电极的其它层。
特别地，在具有多层的半导体器件中，在一个新的互连或电极相对于其它已经形成的互连或电极而形成的情况下，或者在形成触点的情况下，所产生的一个问题是如何定位，也就是说对齐。
特别地，随着近几年在半导体器件中缩小尺寸的趋势不断增加，对齐的问题变得更加严重。
下面参照相关附图描述用于多层半导体器件的现有对齐方法。
图4示出以前所用的用于电子束曝光的方法，其中当多个重叠的层面的基底被曝露时，每次当对每一个层执行图案曝光时，可以由预定电子束所检测的多个对齐标志形成在围绕该芯片或晶片的区域中的预定位置上。
通常，如图4中所示，该对齐标志12例如是十字形(参见图4(a))、磅字符(参见图4(b))、“L”形(参见图4(c))，或者其它形状，该标志在两侧具有几十微米的尺寸。
如图11中所示，这些对齐标志12通常位于每个芯片13的四角上。
也就是说，多个对齐标志12、12’、12”、12”’等等被设置在适当的位置，例如，在每个芯片13的四个角上。
每个对齐标志表示用于在不同层上形成互连或电极的导电部件的图案的参考位置。
例如，对齐标志12是当形成在第一层中构成场部件时使用的一个对齐标志，对齐标志12’是用于形成在第二层中构成栅极的图案的一个对齐标志，以及对齐标志12”例如是用于形成在第三层中构成互连(例如，位线等等)的图案的一个对齐标志。
在另一个实施例中，如图12中所示，在从形成在晶片实施上的大量芯片13、13’、13”选择的多个芯片的预定位置处，按照如图11中所示的相同方式，形成多个对齐标志12、12’、12”、12”’。
在该例子中，尽管不可能纠正在每个芯片中的位置，但是在整个芯片中的偏移情况被分析，以执行位置偏移的纠正。
尽管被选择作为在图12中的晶片14上的对齐位置的对齐标志的位置和数目没有从经验中特别指定，但是希望选择在晶片上更加可能发生偏移的位置。
接着，下面将参照图5描述用于执行电子束曝光方法的一般装置。
具体来说，从图5可以清楚地看出，一个样本9放置在XY工作台10上，并且电子束通过XY工作台10或偏转器3和7的运动而照射到样本9上的任一位置。
在图5中，参考标号1表示电子枪，2和4分别是第一和第二光阑，3是成形偏转器，5是缩小透镜，并且6是物镜，而7是位置偏转器(主偏转器)并且8是反射电子检测器。
当执行对齐时，XY工作台10被移动，使得位于曝光芯片的四个角上的对齐标志12被移动到电子束的偏转中心。
接着，如图6中所示，形成为其中一边具有1微米宽度的方形或矩形的电子束被在该对齐标志的X和Y方向上扫描。
当完成上述操作时，来自电子束扫描的反射电子被电子束检测器8所检测。当出现这种情况时，从在对齐标志12上的台阶或材料的不同获得如图7中所示的反射电子信号。
该反射电子信号被差分，并且受到边缘处理或者均匀处理，以确立对齐标志的位置。
在分别检测位于芯片13的四个角上的对齐标志12、12’、12”、12”’等等之后，从每个检测结果可以计算如图8中所示的芯片偏移、如图9中所示的芯片增大(大小改变)、以及如图10中所示的芯片旋转。
根据上述结果，芯片形状被纠正并且执行曝光。上述方法被称为D/D(逐芯片)对齐方法。
对齐标志的位置和数目没有特别的限制。但是，通常对芯片的四个角中的每一个提供一个对齐标志，并且使用四个对齐标志检测偏移，也可以在芯片的一个角上提供多个对齐标志，如图11和12中所示。
另外，如图12中所示，在此具有一种在一个样本内检测多个对齐标志12、12’、12”、12”’等等的方法，由此纠正在该样本中相对于芯片位置的偏移、增大和旋转，该方法被称为总体对齐方法。
然而还有一种结合上述两种方法的另外一种方法。
但是，在上述方法中，当相对于多个基底执行重叠时，不可能对除了形成检测标志的层面之外的其它层面执行足够的重叠纠正。
如图1中所示，目前为了解决上述问题，一种方法可以被考虑为是一种利用相对于栅极层和互连层的紧密重叠边界执行接触孔层的曝光的方法。
也就是说，在利用形成于互连层31上的标志纠正重叠的情况下，可以对互连层31执行良好的重叠纠正，但是如果栅极层30和互连层31具有不同的畸变(偏移、增大以及旋转)，则不能对栅极层30执行足够的重叠纠正。
这是因为重叠纠正数值仅仅用形成在互连层31上的标志信息来计算，使它不可能对栅极层30相对于互连层31的偏移量进行纠正。
用于解决上述问题的一个方法的实例可以参见日本未审查专利公告(KOKAI)No.56-167329。
但是，在该公告的例子中，既没有公开关于用于重叠的对齐结构的技术，也没有公开关于用在多层半导体器件中的对齐方法。
在日本未审查专利公告(KOKAI)No.62-245265中，具有关于制造光刻掩膜的方法，其目的是在掩膜空白处的预定位置上形成对齐标志，在此仅仅公开当检测对齐时完成掩膜的方法，而没有公开在多层半导体中对齐的方法。
另外，在日本未审查专利公告(KOKAI)No.64-81317以及日本未审查专利公告(KOKAI)No.1-268123中，其中接近公开一种用于利用对齐执行定位的方法，但是没有公开关于在多层半导体器件中对齐的方法。
在日本未审查专利公告(KOKAI)No.4-225352中，仅仅有关于利用分级图案数据制造网格的方法，而没有公开关于在多层半导体器件中对齐的方法。
相应地，本发明的一个目的是通过提高一种电子束曝光的方法改进上述现有技术的缺点，该方法对由两层或多层所构成的基底执行重叠，通过用增强的精度进行重叠纠正，能够实现具有精细尺寸的多层互连结构的半导体器件，以及提供一种用于电子束曝光以获得具有高质量和良好的成品率的半导体器件。
为了实现上述目的，本发明采用如下基本技术构成。
具体来说，本发明第一方面是一种电子束曝光方法，它在包括多个分层半导体层的半导体器件中确立用于电子束曝光的位置，在分层半导体层中，由互不相同的图案所形成的导电部件分离放置，当在由每个层上的导电部件所形成的各个封闭区域中形成分离的导电部件时，利用电子束曝光，以穿过这些层面而不影响已经在每个层面上形成的任何导电部件，预先对每个层面的图案提供的各个对齐标志分别检测，并且在每个层面中，表示各个图案或者整个半导体器件相对于参考坐标值的偏移度的差值被计算，并且对每个层面确定用于纠正这个差值目的的一纠正值，以及其中一个纠正值被选择并用于在该封闭区域中形成分离的导电部件。
本发明第二个方面是一种在包括多个分层半导体层的半导体器件中的电子束曝光方法，在该分层半导体层中由互不相同的图案所形成的导电部件分离放置，当在由每个层上的导电部件所形成的各个封闭区域中形成分离的导电部件时，利用电子束曝光，以穿过这些层面而不影响已经在每个层面上形成的任何导电部件，该电子束曝光方法包括第一步骤，检测当在每个芯片上的预定位置处的一个层面上形成导电部件的图案时使用的一个对齐标志；第二步骤，检测当在每个芯片上的预定位置处的分离层面上形成导电部件的图案时使用的一个分离的对齐标志；第三步骤，根据检测结果，把用于相对于参考坐标值纠正对齐标志偏移的纠正方程分割为分别计算的X轴方向和Y轴方向；第四步骤，对每个层面计算分别形成一个层面和该分离层面的每个导电部件和在该分离层上的导电部件的参考词之间的重叠边界，该计算是对X轴方向和Y轴方向完成的；第五步骤，对每个层面的X轴方向和Y轴方向的重叠边界判断沿着哪个轴方向的重叠边界数值更小，并且从每个层中选择用于边界数值较小的轴方向的纠正值；以及第六步骤，使用所选择纠正值来纠正电子束曝光的位置。
本发明的第三个方面是一种用于制造半导体器件的方法，其使用根据本发明第一或第二方面的电子束曝光方法来制造半导体器件，该半导体器件包括多个半导体层，其上分离放置由互不相同图案所形成的导电部件。
通过采用上述技术构成，通过根据本发明的电子束曝光方法以及用于制造半导体器件的方法，当重叠到由两个或多个层所形成的基底上时，可以检测形成在要重叠在两个或多个层上的对齐标志，根据检测结果计算对于各个图案的位置的预定纠正值，合成处理，例如利用纠正值执行求和平均和加权平均，该结果被用作为利用电子束执行重叠曝光的基础，从而获得高精度的重叠。
图1(A)为示出用于根据本发明的电子束曝光方法的一个例子中的半导体器件结构的实例的平面图，以及图1(B)为相应的截面视图。
图2(A)和图2(B)为示出在根据本发明的电子束曝光方法中的对齐偏移条件的示意图。
图3(A)和图3(B)为示出在根据本发明的电子束曝光方法中表示作为矢量的用于纠正对齐偏移的纠正值的矢量的示意图。
图4(A)至图4(C)为示出用于根据本发明的电子束曝光方法中的对齐标志的结构的实例的平面视图。
图5为示出以前的电子束曝光装置的结构的例子的截面示图。
图6为表示在以前的电子束曝光方法中使用电子束的对齐掩膜的扫描状态的示意图。
图7为示出在图6的电子束曝光方法中从使用电子束的对齐标志扫描获得的扫描波形的示意图。
图8为示出在每个层面中的导电部件的图案相对应于参考数据偏移的状态的示意图。
图9示出在每个层面的导电部件的图案相对应参考数据放大(受到增大)的状态。
图10为示出每个层面的导电部件的图案相对于参考数据旋转的状态的示意图。
图11为示出形成在芯片的边界部分上对齐标志的结构的实例的平面视图。
图12为示出形成在晶片上的芯片的对齐标志的结构的实例的平面视图。
图13为示出在根据本发明的电子束曝光方法的一个例子中的操作处理的流程图。
图14为示出根据本发明的电子束曝光方法的另一个例子的操作处理的流程图。
下面将参照
电子束曝光方法和用于制造本发明的半导体器件的方法的实施例。
请注意，图1至图3说明电子束曝光方法和用于制造本发明的半导体器件的方法的一个实施例的基本结构，它示出在半导体器件100中确立用于电子束曝光的位置的一种电子束曝光方法，该半导体器件100包括多个分层半导体层30、31、32，其中由互不相同图案所形成的导电部件20，21分离放置，当利用电子束曝光在由每个层30、31上的导电部件20、21所形成的各个封闭区域35中形成分离的导电部件22，以穿过这些层面30、31、32而不影响已经在每个层面30、31、32上形成的任何导电部件20、21时，预先对每个层面30、31、32的图案提供的各个对齐标志12、12’、12”、12”’被分别检测，并且在每个层面30、31、32中，表示各个图案13或者整个半导体器件100相对于参考坐标值的偏移度的差值被计算，并且用于纠正对每个层面30、31、32确定的差值的纠正值(ΔX，ΔY)，以及其中一个纠正值(ΔX，ΔY)被选择并用于在该封闭区域35中形成分离的导电部件22。
更加具体的解释上述本发明电子束曝光方法的基本技术思想，半导体器件102至少包括第一层30以及第二层31，其中第一导电部件21沿着预定第一图案放置，第二导电部件20沿着预定第二图案放置；当利用电子束曝光以便于不影响已经形成在每个层面上的任何导电部件20、21，而在由半导体器件102上导电部件20和21所形成的各个闭合区域35中形成第三导电部件22时，计算预先分别根据在第一层30和第二层31上的每个图案21、20在该基片上提供的各个对齐标志12，然后计算表示在每个层面中的各个图案或者对于整个半导体器件的图案的偏移度的差值，并且每个这种纠正值被选择用于在闭合区域35中形成第三导电部件22，以确定电子束的曝光位置。
具体来说，在图1中所示的本发明的例子中，第一层30是栅极层，第一导电部件21是栅极互连，第二层31是互连层，第二导电部件20例如是作为互连的一条位线或字线，并且第三层32是触点层，第三导电部件22是形成在触点层36和通孔34中的触点。
在本发明的该实例中，第一层30是场层，第一导电部件是场区域(未在图中示出)，第二层31是栅极层，第二导电部件是栅极互连21，第三层32是触点层，第三导电部件22是触点互连36，并且第三导电部件22必须重叠在场区域上，以便于不影响栅极互连21。
如图11中所示，用于本发明的该实例中的对齐标志12可以对在每个芯片13上的预定位置形成在各个层面的每个图案分别提供。
另外，如图12中所示，可以在包括在晶片14中的多个芯片13在内的芯片中选择多个预定的芯片，以便于按照相同的方式在每个所选择芯片的预定位置提供多个对齐标志。
具体来说，在本发明中，每个层面的各个对齐标志12、12’、12”、12”’等等最好在芯片内或者在芯片之间的预定适应位置相邻放置。
在本发明中，根据来自对齐标志12、12’、12”、12”’等等的检测结果，在位置上与分别形成在每个层面30、31和32中的芯片13之间的各个图案的参考值的偏移，或者在位置上与对于层面30、31和32中的每一个形成在每个芯片13内的参考值之间的偏移被分别检测，并且从如此检测的偏移信息中，确定对于每个层面等等的纠正值以纠正该位置偏移，这些纠正值被用于确定电子束曝光位置，用于在闭合区域35内形成第三导电部件22。
更加具体来说，在根据本发明的电子束曝光方法中，对于包括两个或多个层面的基底，其中执行电子束曝光以执行重叠，检测在至少两个要被重叠的层面上形成的对齐标志12，合成处理，以获得对每个检测结果的求和平均或加权平均，这些被用作为形成新的导电部件的基础，以便于利用电子束曝光执行重叠。
在本发明中用于每个层面的纠正值分别对X和Y方向确定。
另外，在本发明中用于每个层面的纠正值可以对已经在X和Y坐标系中旋转经过一个任意角的X和Y方向中的每一个方向确定。
在用于本发明的纠正值的一个实例中，从下文给出用于计算纠正值的一般方式可以清楚地看出，该数值可以是偏移项、增加项、旋转项以及梯形项。
根据本发明的实例，用于确定本发明中的纠正值的方程的一个例子在下文中给出。
具体来说，在具有如图1所示的结构的半导体器件100中，例如DRAM，当形成该器件时，根据由已经形成在栅极层30中的栅极21和已经形成在互连层31中的互连20所形成的闭合区域35内的区域，形成一个接触孔34，并且触点被埋入在导电部件22中，包括接触端36在内的触点层32利用逐芯片(D/D)对齐方法来重叠。
首先，对齐标志12和12’形成为每个芯片的四个角上，以便于当形成栅极层30和互连层31时，它可以由电子束曝光装置所检测。
接着，当触点层32被电子束曝光时，位于每个芯片13的四个角上的栅极层30的对齐标志12和互连层31的对齐标志被检测。
分别计算根据对于栅极层30的对齐标志检测结果的纠正方程以及对于互连层31的对齐标志检测结果的检测方程。
一般的纠正方程如下(1)采用栅极层标志检测结果的X方向纠正方程ΔX=A0(栅极)+A1(栅极)X+(1-A2(栅极))Y+A3(栅极)XY…(1)(2)采用栅极层标志检测结果的Y方向纠正方程ΔY=B0(栅极)+(1-B1(栅极))X+B2(栅极)+B3(栅极)XY…(2)(3)采用互连层标志检测结果的X方向纠正方程ΔX=A0(位)+A1(位)X+(1-A21(位))Y+A3(位)XY…(3)(4)采用互连层标志检测结果的Y方向纠正方程ΔY=B0(位)+(1-B1(位))X+B2(位)Y+B3(位)XY…(4)在上文中，大写A0和B0是偏移项，A1和B2增大(放大)项，B1和A2是旋转项，以及A3和B3是梯形项。
也就是说，在本发明中，在一个芯片13内的多个预定位置中的每一个位置处的当前坐标值与在以上文所述相同位置处的坐标值之间做比较，在参考装置中，它们之间的差值被检测，并且对于使差值为零的纠正值是通过分为两个方向例如X轴方向和Y轴方向而计算的，并且其被确定为矢量。
接着，下面描述利用上述纠正方程执行对齐纠正的方法和一个具体实例。
首先，图2(B)和图2(A)中示出作为采用对齐标志12的检测结果，已经在分别位于第一层30和第二层31中的栅极21图案和互连20图案之间形成的偏移状态。
也就是说，图2(A)示出相对于参考图案位置的形成在互连31中的互连20的图案的偏移度。
在该图中，虚线表示作为参考的图案位置。
按照相同的方式，图2(B)示出相对于参考图案位置的形成在栅极层30中的栅极21的图案的偏移度。
在该图中，虚线表示作为参考的图案位置。
接着，在由如上文所述构成的半导体芯片102的栅极21和互连20所环绕的闭合区域35中形成触点22的情况下，电子束曝光位置按照下文实例描述的方式对齐。
特别地，就图1的例子来说，首先确定关于栅极层30与被曝光的接触孔层32的互连层31之间的重叠边界。
也就是说，在该具体实例中，对于栅极21在X方向中具有小的重叠边界，并且在Y方向中对于互连20具有小的重叠边界。
在该例子中，当确定重叠边界时，最好是采用栅极层30的图案数据和互连层31的图案数据，关于每个图案数据的参考数据存储在电子束曝光装置的存储装置中。
基于该确定结果，根据对于栅极层30的对齐标志检测结果选择和使用纠正方程(1)，对于X方向，根据关于互连层31的对齐标志检测结果选择和使用纠正方程(4)。
在根据本发明的电子束曝光方法中，根据对栅极层30和互连层31中的每一个的对齐标志检测结果，采用各个纠正方程(1)和(4)来确定电子束的曝光位置，以便于当用电子束曝光时执行重叠纠正。
图3示出采用上述纠正方式计算的纠正值的大小，其被表达为分别在X轴和Y轴方向上的矢量。
也就是说，图3(A)示出从确定在Y轴方向上的纠正值矢量获得的结果，该结果是利用分别用于在每个芯片内的多个预定位置中的其中一个位置的上述纠正方程(4)而确定的，以便于纠正在图2(A)中所示的芯片13内互连层31中的互连图案的偏移。
也就是说，图3(B)示出从确定在X轴方向上的纠正值矢量获得的结果，该结果是利用用于在每个芯片内的多个预定位置的上述纠正方程(1)而确定的，以便于纠正在图2(B)中所示的芯片13内栅极层30中的栅极21的图案的偏移。
也就是说，如图3中所示，对于在当前时间点在上述状态中的基底，如果要形成新的导电部件，通过在电子束曝光时利用纠正值来纠正曝光位置数据，可以对于在上述时间点处的基底在一个精确的位置形成导电部件。
在本发明中，如上文所述，通过采用调节具有大的重叠边界的方向上的纠正值，可以高精度地执行重叠纠正。
在本发明的例子中，纠正方程被分为X轴和Y轴。但是，容易理解，这还可以根据任意坐标轴进行分割。
另外，尽管在上述例子中是使用两层基底重叠的情况，但是容易理解，同样可以把本发明应用于采用三层或更多层基底层的情况。
根据上述电子束曝光方法，在由导电部件20和21的图案所形成的闭合区域35中设置和形成分离的导电部件22，该导电部件形成在多个层面30至32的每一个上，计算每个导电部件20和21与分离的导电部件22之间的重叠边界，并且该重叠边界计算的结果被使用，使得应当被用于确定电子束曝光位置的用于X方向和Y方向的每个纠正值最好分别从在X方向和Y方向中的每个纠正值中选择。
另外，在本发明中，当选择上述纠正值时，最好优先选择具有这样一个坐标轴的一个纠正值，在该坐标上在分离的导电部件22和每个层面中的导电部件20和21之间的重叠边界较小。
在本发明中，当对电子束确定曝光位置时，最好对以前确定的用于电子束的曝光位置坐标执行求和平均或加权平均这样的求和处理。
也就是说，在本发明的电子束曝光方法中，在对于具有两个或更多层面的基底用于重叠的电子束曝光方法，计算对具有两个或多个要被重叠的层面的基底执行电子束曝光的层面的每个方向上的重叠容许值，并且根据检测形成于该基底上的对齐标志的结果的纠正方程被分割为要被相加的每个方向分量，具有最小容许值的方向分量被提取并且计算求和平均。
下面参照图13中所示的流程图描述根据本发明上述实施例的电子束曝光方法或半导体器件制造方法的构成程序。
具体来说，在包括分离放置多个半导体层并且其上形成有互不相同图案的导电部件的半导体器件中，并且在电子束曝光方法或半导体器件制造方法中，其中采用电子束曝光把分离的导电部件形成在由使用电子束曝光的每个区域中的导电部件所形成的各个闭合区域内，以便于不影响任何导电部件，当启动电子束曝光方法或制造半导体器件的方法时，首先，在步骤(1)，执行第一步骤，从而检测一个对齐标志21，在执行导电部件21图案的形成时使用该标志，导电部件21形成在置于每个芯片13的预定位置处的一个层面30上。然后，进行到步骤(2)，执行第二步骤，检测当形成导电部件20的图案时所用的分离对齐标志12’，该导电部件20形成在每个芯片13上的预定位置处的分离层31上。
然后，在步骤(3)，第三步，对于每个层面根据上述检测结果，把用于纠正相对于每个对齐标志12和12’的参考坐标值的偏移的纠正方式分为X轴方向和Y轴方向，并且分别执行处理。
在此之后，执行第四步骤，在X轴方向和Y轴方向对每个层面计算关于分别形成在第一层30与分离层31上的导电部件21和20与新形成的分离导电部件22的图案的参考值之间的重叠程度。
然后，进行到步骤(5)，执行第5步骤，在每个层面对X轴方向和Y轴方向的重叠边界作出判断，判断出哪个轴方向具有较小边界，并且对该轴方向的纠正值作出选择。
在上述步骤之后，进行到步骤(6)，执行第6步骤，从而用于每个所选择X轴方向和Y轴方向的纠正值被用来纠正激光束的曝光位置，此后进行到步骤(7)，对由上述纠正所确定的电子束曝光位置执行曝光处理，从而形成所需的半导体器件，并且结束该处理过程。
接着，下面描述根据本发明的电子束曝光方法或半导体制造方法的另一实施例。
具体来说，在上述例子中给出采用逐芯片(D/D)对齐的电子束曝光方法的情况，在本发明的例子中，给出使用图12中所示的总体对齐方法的电子束曝光方法的情况。
如上文所述的总体对齐方法是一个这样的方法，其中从形成在晶片14上的多个样本测量选择预定的多个芯片，例如芯片13、13’、13”，测量在该芯片上的对齐标志12，并且在计算上述纠正之后，利用所计算的纠正值，执行芯片之间的设置误差(偏移、增大和旋转)的纠正。
在本发明的例子中，同样测量形成在样本14的多个所选择芯片上的栅极层30和互连层31的对齐标志12和12’，并且如上文所述，对每个层面30和31产生相同类型的纠正方程。
同样在该例子中，仅仅使用芯片13的排列信息，而没有使用各个芯片13的信息。
因此，根据在芯片13中的X轴方向和Y轴方向重叠边界没有任何重要性。
因此，在本发明的例子中，考虑两种情况的设计数值中的重叠边界，通过两者的重叠边界利用加权进行求和平均。
例如，假设对于栅极层30的重叠边界为40nm，并且对于互连层31的重叠边界是60nm。
在这种情况下，根据栅极层30的对齐标志12的检测结果得出的纠正量乘以0.6，并且根据互连层31的对齐标志12’的检测结果乘以0.4，以获得一个合成量。
这些计算结果被取为在本发明例子中的重叠纠正方程。
在本发明的例子中，可以取多个对齐标志检测结果的加权平均，以检测纠正方程。
容易理解，在本发明中，对于处理纠正值的方法，可以利用这种求和处理，例如仅仅使用在用于X轴方向例子中的纠正方程并且使用在该例子中获得的纠正值，以及从该例子中获得的纠正值的加权平均。
下面参照图14中所示的流程图描述根据本发明的电子束曝光方法或者半导体器件制造方法的另一个实例。
具体来说，在包括多个半导体层的半导体器件中，该半导体层分离放置由互不相同的图案所形成的导电部件，并且在电子束曝光方法中，其中通过利用电子束曝光在由每个层面中的导电器件所形成的各个闭合区域内形成分离导电部件，以便于不影响形成在每个层面上的导电部件，该形成是通过每个层面在步骤(1)中从形成在晶片14上的多个芯片13实现的，预定数目的芯片13在第一步骤中选择。接着，执行第二步骤，检测当在形成于一个层面30上的导电部件形成时所采用的一个对齐标志，一个所选择芯片13置于晶片14中，在此之后执行第三步骤，从而检测一个分离的对齐标志12’，该标志在形成导电部件20的图案时被使用，该导电部件形成在所选择芯片13的一个分离层31上。
在上文之后，根据上述检测结果执行第四步骤，在层面30和31中，用于纠正相对于对齐标志12和12’的参考坐标值的偏移量被分为X轴方向和Y轴方向，以对其分割。然后，执行第五步骤，从而相对于分别形成在第一层30和分离层31上的每个导电部件21和20的图案，例如存储在曝光装置的存储装置中的图案数据，以及它与分离的导电部件22之间的重叠边界被根据每个层面上的X轴方向和Y轴方向计算。
接着，执行第六步骤，从而对在每个层面中的X轴方向和Y轴方向的纠正值被根据对于每个导电部件21和20的重叠边界乘以加权系数。此后，执行第七步骤，从而加权的校正方程相加，以确定重叠校正方程。然后，执行第八步骤，从而所确定的方程值被用于校正电子束的曝光位置。然后，执行第九步骤，从而根据从上述校正确定的电子束的曝光位置执行曝光处理，从而获得所需的半导体器件并结束该处理。
一种制造根据本发明的半导体器件的方法是一种采用上述电子束曝光方法来制造半导体器件的方法，该半导体器件包括多个叠层并分离放置的半导体层，在该半导体层上由互不相同的图案形成分离导电部件。
通过采用上文具体描述的构成，根据本发明的电子束曝光方法和半导体器件制造方法，在用于重叠包括两层或更多层的基底的电子束曝光方法中，可以高精度地执行重叠，从而获得由大量小尺寸互连层所形成的半导体器件，并且还实现能够获得具有高精度和高成品率的半导体器件的电子束曝光方法的效果。
权利要求
1．一种电子束曝光方法，它在包括多个分层半导体层的半导体器件中确立用于电子束曝光的位置，在分层半导体层中，由互不相同的图案所形成的导电部件分离放置，当利用电子束曝光在由每个层上的导电部件所形成的各个封闭区域中形成分离的导电部件，以穿过所述层面而不影响已经在每个所述层面上形成的任何导电部件时，预先对每个层面的图案提供的各个对齐标志被分别检测，并且在每个层面中，表示各个图案或者整个半导体器件相对于参考坐标值的偏移度的差值被计算，并且对每个层面确定用于纠正这个差值目的的一纠正值，以及其中一个所述纠正值被选择并用于在所述封闭区域中形成所述分离的导电部件。
2．根据权利要求1所述的电子束曝光方法，其特征在于，在由至少第一层和第二层的叠层所形成的半导体基片中，其中在第一层内按照第一预定图案放置第一导电部件，在第二层内按照第二预定图案放置第二导电部件，当利用电子束曝光以便于不影响第一或第二导电部件在由所述第一和第二导电部件所形成的闭合区域中形成第三导电部件时，分别检测预先根据形成在所述第一和第二层上的图案提供在该基片上的各个对齐标记，确定纠正值，用于根据每个层面的参考纠正值纠正在每个层面中的各个图案或半导体器件的整个图案的偏移度，其中一个所述纠正值被选择，并且用于确定当在闭合区域内形成第三导电部件时用于电子束曝光的位置。
3．根据权利要求1所述的电子束曝光方法，其特征在于，所述第一层是栅极层第一层是栅极层，所述第一导电部件是栅极互连，所述第二层是互连层，以及所述第二导电部件是互连线，并且所述第三导电部件是接触互连。
4．根据权利要求1所述的电子束曝光方法，其特征在于，所述第一层是场层，所述第一导电部件是场区域，所述第二层是栅极层，所述第二导电部件是栅极互连，并且所述第三导电部件是触点互连。
5．根据权利要求1所述的电子束曝光方法，其特征在于，所述对齐标志分别提供于每个芯片上。
6．根据权利要求1所述的电子束曝光方法，其特征在于，多个所述对齐标志被提供于包括多个芯片的晶片上的预定位置。
7．根据权利要求1所述的电子束曝光方法，其特征在于，每个所述层面的所述各个对齐标志相互接近低置于一芯片中或芯片之间的适当位置。
8．根据权利要求1所述的电子束曝光方法，其特征在于，根据所述对齐标志的检测结果，对形成在每个层面上的各个芯片的图案之间的参考值的位置偏移，或者形成在每个层面中的每个芯片内的图案之间的参考值的位置偏移，并且从所检测的位置偏移信息计算和确定用于纠正每个层的所述位置偏移的纠正值，这些纠正值被用于确定用于在所述闭合区域内形成第三导电部件的电子束曝光位置。
9．根据权利要求8所述的电子束曝光方法，其特征在于，所述用于每个所述层面的纠正值是根据X和Y方向分别确定。
10．根据权利要求8所述的电子束曝光方法，其特征在于，所述用于每个所述层面的纠正值是根据已经被旋转任意角度的X和Y方向分别确定。
11．根据权利要求1所述的电子束曝光方法，其特征在于，所述纠正值包括偏移项、增加项、旋转项以及梯形项。
12．根据权利要求8所述的电子束曝光方法，其特征在于，当形成各个导电部件和在由一导电部件所形成的闭合区域中的分离导电部件的图案时，其中该图案至少形成在多个重叠层的每一层上，每个所述导电部件和所述分离导电部件被计算，并且根据所述计算的结果，选择X方向和Y方向的纠正值，该纠正值当确定用于电子束曝光的位置时被使用。
13．根据权利要求12所述的电子束曝光方法，其特征在于，当所述纠正值被选择时，优先选择用于这样一个坐标轴的纠正值，在该坐标轴对应于所述分离导电部件和每个所述层面中的导电部件之间的重叠边界较小的方向。
14．根据权利要求13所述的电子束曝光方法，其特征在于，确定用于电子束曝光方法的所述位置，所述纠正值是通过执行合成处理而确定的，该合成处理例如所述纠正值的求和平均或加权平均。
15．一种在半导体器件中的电子束曝光方法，该半导体器件中包括多个分层半导体层，其中由互不相同的图案所形成的导电部件分离放置，当在由每个层上的导电部件所形成的各个封闭区域中形成分离的导电部件时，利用电子束曝光，以穿过所述层面而不影响已经在每个所述层面上形成的任何所述导电部件，该电子束曝光方法包括第一步骤，检测当在每个芯片上的预定位置处的一个层面上形成导电部件的图案时使用的一个对齐标志；第二步骤，检测当在每个芯片上的预定位置处的分离层面上形成导电部件的图案时使用的一个分离的对齐标志；第三步骤，根据检测结果，把用于相对参考坐标值纠正对齐标志偏移的纠正方程分割为分别计算的X轴方向和Y轴方向；第四步骤，对每个层面计算分别形成一个层面和该分离层面的每个导电部件和在该分离层上的导电部件的参考词之间的重叠边界，该计算是对X轴方向和Y轴方向完成的；第五步骤，对每个层面的X轴方向和Y轴方向的重叠边界判断沿着哪个轴方向的重叠边界数值更小，并且从每个层中选择用于边界较小的轴方向的纠正值；以及第六步骤，使用所选择纠正值来纠正电子束曝光的位置。
16．一种在半导体器件中的电子束曝光方法，该半导体器件中包括多个分层半导体层，其中由互不相同的图案所形成的导电部件分离放置，当在由每个层上的导电部件所形成的各个封闭区域中形成分离的导电部件时，利用电子束曝光，以穿过所述层面而不影响已经在每个所述层面上形成的任何所述导电部件，所述电子束曝光方法包括第一步骤，从在晶片表面中的多个芯片选择预定数目的芯片；第二步骤，检测当把导电部件的图案形成在所述选中的芯片的一层上时使用的一个对齐标志；第三步骤，检测当在所述选中的芯片上的预定位置处的分离层面上形成导电部件的图案时使用的一个分离的对齐标志；第四步骤，根据所述检测结果，把用于相对参考坐标值纠正对齐标志偏移的纠正方程分割为分别计算的X轴方向和Y轴方向；第五步骤，对每个所述层面，在X轴方向和Y轴方向计算对于形成在所述第一层上的每个导电部件和形成在每个层面的所述分离层上的所述分离导电部件的图案的参考值之间的重叠边界；第六步骤，由对应于所述重叠边界的加权系数，倍乘对每个所述层面确定的校正方程；以及第七步骤，把由所述加权系数所乘的所述校正方程相加，以获得合并校正方程，并且利用所述校正方程来执行重叠校正。
17．一种利用根据权利要求1所述的电子束曝光方法制造半导体器件的方法，该半导体器件包括多个半导体层，其上分离放置由互不相同的图案所形成的导电部件。
全文摘要
一种电子束曝光方法,当使用电子束曝光来在由导电部件所形成的闭合区域内形成分离的导电部件,使得它不影响已经形成的导电部件,使其通过每个层面,分别检测对于每个层面上的导电部件的图案提供的各个对齐标志,对每个层面计算差值,以表示在这些层面中图案相对应参考坐标值的位置偏移,对每个层面确定用于纠正这些差值的纠正值,并且从中选择一组纠正值,并用于确定用于电子束曝光方的位置,以在闭合区域中形成分离的导电部件。
文档编号G03F9/00GK1284740SQ00121269
公开日2001年2月21日 申请日期2000年8月11日 优先权日1999年8月13日
发明者德永贤一 申请人:日本电气株式会社