专利名称：老化测试基板的制作方法
技术领域：
本发明涉及一种老化测试基板，特别涉及对芯片使用板上芯片封装技术的 老化测试基板。
背景技术：
在半导体制造过程中，晶圆经过曝光、蚀刻、切割、封装后形成芯片([c)， 但芯片的性能还需经过产品可靠性测试来判断其性能的好坏，而产品老化寿命 实验是产品可靠性测试非常重要且必须经过的一个环节。 一般常见的寿命实验
项目有预烧测试(Burn-in， BI)、早期失效期(Early Fai lure Rate, EFR )、 高温工作寿命试验(High Temperature Operating Life, HTOL)等， 一般来说， 上述实验都是在高温、高电压等条件下对位于老化测试基板(Burn-in Board, BIB)上的芯片进行测试，加速芯片运行过程，迫4吏故障在更短的时间内出现。
现有技术中，老化测试基板是一个由芯片封装决定的元件， 一种老化测试 基板对应了一种芯片封装的形式。也就是说，为了符合各种芯片封装的形式， 需要准备许多种老化测试基板，而且现在不同的芯片产品具有许多封装形式， 所以对应一种芯片产品提供各种不同的老化测试基板会增加生产成本，且老化 测试基板的设计制作周期比较长， 一般需5个月左右才能完成，影响芯片可靠 性认证和上市进度。
虽然现在出现了 一些标准的芯片封装形式，比如DIP48, TSOPII-44， TSOPII-54等，对应上述芯片封装形式的老化测试基板一般采用插座与对应芯片 的芯片电性连接，即此进行老化测试。但是上述插座的规格不能统一，所以插 座不能应用于其它芯片封装形式或者不同针脚数的同 一芯片封装形式。
为了提高测试速度与节约成本，迫切需要一种能满足各种芯片要求的老化 测试基板。
发明内容
本发明的目的在于提供一种对芯片使用板上芯片封装技术的老化测试基
板，通过该测试基板不仅能实现支持多种芯片的测试，而且可以简化老化测试
基板的设计、布局和制造流程。
为了达到所述的目的，本发明提供了一种老化测试基板，包括一框架，其
中，所述的框架上具有数个均匀排列的边缘连接器。
在上述的老化测试基板中，所述的相邻的边缘连接器在X方向的间距相同。 在上述的老化测试基板中，所述的框架一端有一把手连接。 在上述的老化测试基板中，所述的边缘连接器包括绝缘本体，与位于绝缘
本体内部两侧的平行排列的数个接触头，对应每一接触头连接的针脚。
在上述的老化测试基板中，所述的边缘连接器通过接触头与电路板连接。 在上述的老化测试基板中，所述的电路板包括芯片、通过数个焊盘与芯片
电性连接的金手指。
在上述的老化测试基板中，所述的电路板具有金手指的数量小于或等于老
化测试基板在X方向的边缘连接器数量。
在上述的老化测试基板中，所述的相邻金手指的间距相同且与相邻的边缘 连接器的间距相等。
在上述的老化测试基板中，所述的电路板对芯片采用板上芯片封装。 本发明由于采用了上述的技术方案，使之与现有技术相比，具有以下的优
点和积^f及效果
1. 利用板上芯片封装技术的电路板可支持不同类型的芯片和更多的金手 指、连接器，降低新产品的开发周期、成本。
2. 老化测试基板采用边缘连接器可与电路板可靠接触，简化老化测试基板 的设计、布局和制造流程，和其他的老化测试基板相比，提高测试速度，并具 有更高的密度、更长的使用寿命。
可以应用于高度加速应力试'验(Highly Accelerated Stress Test, HAST )、温 度-湿度偏压试'验(Temperature Humidity Bias Test , THBT )、最终测试^反(Final Test Board)等其他可靠性实验的测试基板。
本发明的老化测试基板由以下的实施例及附图给出。
图1为采用板上芯片封装的电路板示意图2为本发明的老化测试基板结构示意图3为图2老化测试基板中的边缘连接器结构示意图。
图4A、 4B为具有不同金手指数量的板上芯片封装电路板示意图。
具体实施例方式
以下将对本发明的老化测试基板作进一步的详细描述。
图1为采用板上芯片封装(Chip On Board, COB)的电i 各板示意图。COB 技术是将芯片2植入到特制的电路板1上，主要采用引线焊接(Wire Bonding) 将电路板1上的数个焊盘4 ( inner finger)与芯片2的管脚电气连接，焊盘4 和金手指14a (golden finger)是通过电路板1的内建铜互连连接的。最后再 利用融化后具有特殊保护功能的环氧树脂材料覆盖到芯片上来完成芯片的后期 封装。其中金手指14a由数个镀金的导电触片3组成且位于电路板1 一端的双 面。
图2为本发明的老化测试基板结构示意图。本发明的老化测试基板5主要 包括一框架7;与框架7—端的把手6，该把手6可将老化测试基板5插入到老 化设备恒温槽的容器内；数个均匀排列于框架7的边缘连接器8 (edge connector )，其中边缘连接器8与电路板1连接，且相邻边缘连接器8在X方 向的间距相同且都为a;与把手6相对且位于框架7另一端的数个连接手指9， 连接手指9与老化设备的驱动板(未示出)电性连接，驱动板产生被测器件芯 片2的电压或规定的测试信号，从而测试芯片的性能。
图3为图2老化测试基板中的边缘连接器结构示意图。该边缘连接器8主 要包括绝缘本体10;位于绝缘本体10内部两侧的平行排列的数个接触头11, 该些接触头11与电路板1对应的导电触片3电性连接；与每一接触头11对应 连接的针脚12，针脚12与框架7内的电路连接到连接手指9上。
图4A、 4B为具有不同金手指数量的板上芯片封装电路板示意图。其中图4A 为表示具有两个金手指1"、 14b的电路板13，每个金手指14b、 14c具有固定
相同的导电触片3，比如48个，或者72个导电触片，金手指14b、 14c的导电 触片数量根据需要可做相应的调整。金手指14b、 14c的导电触片3与边缘连接 器7的接触头11在数量、间距相同。类似地，图4B为具有四个金手指14d、 "e、 14f、 14g的C0B电路板15。上述具有不同金手指数量的电路板13、 15,其中相 邻金手指14b、 14c、 14d、 14e、 14f、 14g在X方向的间距b、 c都相等且和相 邻边缘连接器8的间距a也相等，所以，上述电路板13、 15可插入对应老化测 试基板5的边缘连接器8中进行测试，电路板13、 15具有的金手指数量小于或 等于老化测试基板5在X方向的边缘连接器8数量。
据试验得知，大多数的芯片都可采用板上芯片封装(C0B)技术并结合本发明 的老化测试基板进行老化测试。也就是说，采用本发明的一个老化测试基板可 对应具有相同数量导电触片且不同种类的芯片，从而节约了开发成本，而且芯 片采用板上芯片封装(COB)技术封装，速度快，节约了新产品开发周期。老化测 试基板的接触头与电路板对应的导电触片电性连接，在测试中具有更多的可靠 接触。此外，本发明的芯片采用板上芯片封装(COB)技术与其对应的老化测试基 板原理还可应用于高度加速应力试验(Highly Accelerated Stress Test, HAST )、 温度-湿度Y扁压i弍马全(Temperature Humidity Bias Test , THBT )、最纟冬测i式+反 (Final Test Board)等其他可靠性实验的测试基板中。
以上介绍的仅仅是基于本发明的较佳实施例，并不能以此来限定本发明的 范围。任何对本发明的老化测试基板作本技术领域内熟知的步骤的替换、组合、 分立，以及对本发明实施步骤作本技术领域内熟知的等同改变或替换均不超出 本发明的揭露以及保护范围。
权利要求
1、一种老化测试基板，包括一框架，其特征在于所述的框架上具有数个均匀排列的边缘连接器。
2、 如权利要求1所述的老化测试基板，其特征在于所述的相邻的边缘连 接器的间距相同。
3、 如权利要求1所述的老化测试基板，其特征在于所述的框架一端有一 把手连接。
4、 如权利要求1所述的老化测试基板，其特征在于所述的边缘连接器包 括绝缘本体，与位于绝缘本体内部两侧的平行排列的数个接触头，对应每一接 触头连接的针脚。
5、 如权利要求4所述的老化测试基板，其特征在于所述的边缘连接器通 过接触头与 一 电路板连接。
6、 如权利要求5所述的老化测试基板，其特征在于所述的电路板包括一 芯片、通过数个焊盘与芯片电性连接的金手指。
7、 如权利要求6所述的老化测试基板，其特征在于所述的电路板具有金 手指的数量小于或等于老化测试基板在X方向的边缘连接器数量。
8、 如权利要求7所述的老化测试基板，其特征在于所述的相邻金手指的 间距相同且与相邻的边缘连接器的间距相等。
9、 如权利要求6所述的老化测试基板，其特征在于所述的电路板对芯片 采用板上芯片封装。
全文摘要
本发明涉及一种对芯片使用板上芯片封装技术的老化测试基板。本发明的老化测试基板，包括一框架，其中，所述的框架上具有数个均匀排列的边缘连接器。采用本发明的老化测试基板实现支持多种芯片的老化测试，而且简化老化测试基板的设计、布局和制造流程。
文档编号G01R31/26GK101359020SQ20071004455
公开日2009年2月4日 申请日期2007年8月3日 优先权日2007年8月3日
发明者刘云海, 简维廷, 覃碨珺, 马瑾怡 申请人:中芯国际集成电路制造(上海)有限公司