本发明涉及支持可变长度模/数转换器(adc)数据传送的雷达系统。
背景技术：
常规雷达传感器单元(雷达系统)包括模拟前端(合成器、混频器、模/数转换器(adc)等)和信号处理模块/单元(例如，快速傅立叶变换(fft)、数字信号处理器(dsp)或微控制器单元(mcu))。雷达系统中的数据处理以系统循环/帧为基础执行。
帧包含数目n个经频率调制的连续波(fmcw)斜坡/啁啾。啁啾是用于雷达处理的数据的最小逻辑单位。在经典的雷达系统中，帧中的每一啁啾包含相同数目的adc样本和相同取样速率。adc和信号处理单元之间的典型接口是已知高速接口(hsi)中的一个，例如包括低电压差分信号(lvds)或相机串行接口(csi，例如csi-2)。
雷达系统的一个应用是用于汽车碰撞避免。汽车雷达前端经由hsi将来自所接收雷达信号的adc取样数据传送到dsp或其它信号处理模块。经由hsi发射的“m”(例如，128、256或512)个adc样本的每一突发称为啁啾，且“n”是形成雷达帧的此类啁啾的数目。dsp通常逐帧处理数据帧以确定车辆的雷达系统前方任何障碍物/车辆的范围、速度和角度。
在典型的汽车雷达系统中，相应帧中的每一啁啾包含相同数目的adc样本。为简化设计且减少额外组件(例如在雷达系统中添加另一基于锁相回路(pll)的时钟)的成本，可在接收路径中使用管线化先进先出(fifo)乒乓(ping-pong)/循环缓冲器。乒乓缓冲器具有拥有至少2个存储块(或例项)的经划分存储器，使得当一个存储器块正写入所接收雷达信息时，另一存储块可能正删除先前写入的信息。此缓冲器提供挑选通常以几百万样本/秒(msps)指定的与adc取样速率脱离关联的hsi通道数据速率的弹性和灵活性。
技术实现要素：
在所描述实例中，雷达系统包含adc和本文中被称作hsi的总线之间的弹性adc缓冲器(下文称为“弹性缓冲器”，例如乒乓缓冲器)。弹性缓冲器包含具有至少2个存储块的经划分存储器，所述存储块用于从adc写入样本(样本)，同时通过hsi将较早写入的样本读出到第一信号处理器。所接收的每一雷达帧可包含具有不同数目的样本/啁啾的多个啁啾。
跨越经编程以由雷达系统使用的帧中的所有啁啾逐帧动态地确定最大公约数(gcd)，使得在每一帧中的第一啁啾之前确定gcd。对于每一帧，弹性缓冲器的样本的大小(样本大小)动态地控制为等于gcd，以用于遍及帧中的所有啁啾从存储块中的一个读取样本且将样本写入到存储块中的另一个。具有比gcd多的样本的每一啁啾划分成子啁啾，所述子啁啾具有等于所述gcd的2个或更多个增量。
附图说明
图1是根据实例实施例的雷达信号处理的实例方法中的步骤的流程图，其中用于针对帧中的所有啁啾从存储块读取样本且将样本写入到存储块的弹性缓冲器的样本大小控制为等于gcd。
图2是根据实例实施例包含实例雷达前端的雷达系统的框图，所述雷达前端包含具有adc和hsi之间的弹性缓冲器的实例雷达前端芯片。
图3是根据实例实施例跨越简化帧的图2的雷达系统的雷达系统操作的描绘，其中跨越经编程以被使用的帧中的所有啁啾确定gcd，且控制乒乓缓冲器以动态地确定(从gcd)用于写入功能和读取功能之间的每一切换以实现遍及帧中的所有啁啾从存储块读取样本以及将样本写入到存储块两者的样本大小。
具体实施方式
在图式中，相似参考标号用于指定类似或等效元件。一些所说明的动作或事件可与其它动作或事件以不同次序和/或同时发生。此外，实施根据本公开的方法可能不需要一些所说明的动作或事件。
如果第一装置“耦合”到第二装置，那么连接可通过其中在路径中仅存在寄生效应的直接电连接，或通过经由包含其它装置和连接的中间项的间接电连接。对于间接耦合，中间项一般不会修改信号的信息，但是可能会调整其电流电平、电压电平和/或功率电平。
如本文所使用，举例来说，“硬件”可包含离散组件的组合、集成电路、专用集成电路、现场可编程门阵列、通用处理或服务器平台，或其它合适的硬件。作为一实例，“软件”可包含一或多个对象、代理、线程、代码行、子例程、单独的软件应用、一或多个代码行，或在一或多个软件应用中或一或多个处理器上操作的其它合适的软件结构，或其它合适的软件结构。在一个实例实施例中，软件可包含一或多个代码行或在通用软件应用中操作的其它合适的软件结构，例如操作系统，以及一或多个代码行或在专用软件应用中操作的其它合适的软件结构。
在实例实施例的基于cmos的雷达系统中，可在帧内挑选不同啁啾简档以增强雷达系统性能，其中adc样本的数目在帧中的不同啁啾之间不同。相应地，在实例实施例的雷达系统中，不同长度和取样速率的啁啾在帧层级处交错，adc取样速率为可变的，且adc样本的数目可在每一雷达帧中的不同啁啾之间变化。现有雷达系统解决方案依赖于取样速率和样本大小跨越帧中的所有啁啾为相同的，因此其直接使用模/数转换器(adc)时钟划分版本(奈奎斯特adc)或额外锁相回路(pll)(前端滤波和adc之后的灵活再取样器)，而无定位在adc(或多个adc)与信号处理单元之间的adc缓冲器。高速接口(hsi)接收器并不支持有规律地改变的接口时钟速率，例如不同啁啾之间。此外，hsi接收器不期望接收待以随机大小突发发射到信号处理器的数据，使得不允许限制(突发之间的空隙)。这两个因素使雷达系统设计变复杂。
一种技术使用adc和信号处理器之间的乒乓缓冲器，其通常较好地工作以减少额外pll的成本。然而，如果上文所描述的可变因素(可变adc取样速率、帧中不同啁啾之间的可变数目的adc样本)在雷达系统应用中存在，那么所述技术失败。
所描述的实例包含接收路径中的在adc和hsi之间的弹性缓冲器，其逐帧动态地控制使得用于针对每一帧中的所有啁啾从存储块读取样本且将样本写入到另一存储块的样本大小等于帧的gcd。定时引擎(例如，雷达定时产生器(rtg))可用于动态控制。如本文所使用的“弹性缓冲器”是具有拥有至少2个存储块/例项(例如，第一存储块和第二存储块)的经划分存储器的缓冲器，使得当一个存储块正写入新接收的雷达信息时，另一存储块可能正删除所读出的先前接收的雷达信息/数据。
往复缓冲器是专门形式的fifo(先入先出)队列，其将存储块划分为两个相等半部，其中一个半部(写入缓冲器)通常始终可用于写入，且另一半部(读取缓冲器)通常在写入缓冲器填充时以单一动作排空，且乒乓动作使前者写入缓冲器现可用于读取。乒乓缓冲器类似于环形或循环缓冲器，因为信息可继续写入到其中，只要对应的读取过程在其填充之前排空缓冲器即可。
如上所述，在典型的雷达应用中，所有啁啾具有相同大小。在更为新近的高性能雷达应用中，每一帧中的啁啾具有大小为k*2n的adc样本，k是小整数，且n可在帧中的不同啁啾之间不同，例如用于针对机动车辆的碰撞避免应用在不同距离处使对象成像。实例帧具有拥有128个样本的至少一个啁啾、拥有256个样本的至少一个啁啾，以及拥有512个样本的至少一个啁啾。
雷达系统具有在发射帧中的第一啁啾之前编程的帧参数(包含每啁啾样本数目的啁啾序列)。此编程帧信息用于确定gcd在此特定帧实例中为128，且用于从一个存储块读取所存储雷达数据且将雷达数据写入到另一存储块的弹性缓冲器的样本大小控制为gcd＝128个样本(恒定)。每一突发(128个样本)因此变为均一的(无限制)，且具有每一帧中相同的样本大小。因此，不要求hsi通道超出所使用的最高adc取样速率，在此特定实例中最高adc取样速率为1千万样本/秒(msps)。通常，adc取样速率将以msps单位引述(msps＝adc的最大转化率，通常等于最大取样频率)。
图1是根据实例实施例的雷达信号处理的实例方法100中的步骤的流程图，其中用于针对帧中的所有啁啾从一个存储块读取样本且将样本写入到另一存储块的弹性adc缓冲器的样本大小控制为等于gcd。图2是可用于实施方法100的包含实例雷达前端芯片(雷达芯片)250的雷达系统200的框图。步骤101包括提供模拟前端(afe)240，所述模拟前端包含由接收器250a提供的接收路径中的耦合在展示为接收天线253的至少一个天线和至少一个adc215a1、215a2之间的放大器(214a1、214a2)。adc215a1、215a2的输出耦合到图2中展示为“弹性adc缓冲器”的弹性缓冲器217的输入，所述弹性缓冲器包含具有至少2个存储块(展示为m1和m2)的经划分存储器，所述存储块用于写入从adc接收的样本(样本)，同时通过hsi219将较早写入的样本读出到第一信号处理器220。
hsi219可以是内部总线。相应存储块(m1和m2)经配置以在填充排空循环完成之后切换写入功能和读取功能。发射路径包含由afe240提供的至少一个功率放大器，和波形产生器，所述波形产生器由dac231耦合以从第二信号处理器230接收波形数据。波形产生器233的输出耦合到经耦合以驱动发射天线254的功率放大器(211b1、211b2)的输入。
步骤102包括跨越经编程以被使用的雷达信号帧(帧)中的所有啁啾确定gcd。每一帧可包含具有至少两个不同数目的样本的啁啾。步骤103包括针对每一帧将每一啁啾中样本的大小(样本大小)动态地控制为等于gcd，用于弹性缓冲器217遍及帧中所有啁啾从存储块中的一个(例如，某一时间，m1)读取样本且将样本写入到存储块中的另一个(例如，在该时间，m2)，其中具有比gcd多的样本的所述多个啁啾划分成子啁啾，所述子啁啾具有2个或更多个等于gcd的增量。相应地，不要求hsi通道速率大于帧上的最高取样速率。
图2中的雷达芯片250展示为形成于衬底205上。雷达芯片250通常为形成于衬底205上的互补金属氧化物半导体(cmos)芯片，其包含具有接收天线253的多信道接收器250a和具有发射天线254的多信道发射器250b。衬底205具有至少一半导体表面，且可包括硅，例如块体硅或块体硅衬底上的硅外延层。衬底205还可通常包括其它材料，例如除包含锗的硅以外的基础半导体。衬底205还可通常包括化合物半导体。
来自接收天线253的输出耦合到与相应接收信道1和2相关联的低噪声前置放大器211a1和211a2的输入。前置放大器211a1和211a2的输出分别耦合到混频器212a1和212a2，输出分别耦合到带通滤波器213a1和213a2的输入。混频器212a1和212a2对所接收rf信号进行降频转换。来自带通滤波器213a1和213a2的输出分别耦合到放大器214a1和214a2，所述放大器214a1和214a2耦合到adc215a1和215a2，所述adc215a1和215a2的输出耦合到展示为基于fft的抽选器216。
抽选器216用于将雷达信号向下抽选到所需取样速率。抽选器216的输出耦合到弹性缓冲器217的输入。弹性缓冲器217的输出展示为耦合到直接存储器存取(dma)块218。dma是允许特定硬件子系统独立于中央处理单元(cpu)而存取主要系统存储器(例如，随机存取存储器(ram))的计算机系统的特征。dma控制器可产生存储器地址且起始存储器读取或写入循环。其含有可由cpu写入和读取的若干处理器寄存器。这些包含存储器地址寄存器、字节计数寄存器和一或多个控制寄存器。控制寄存器指定待使用的i/o端口、传送方向(从i/o装置读取或向i/o装置写入)、传送单位(每次字节或每次字)，以及待在一个突发中传送的字节数目。
dma块218的输出通过由时钟(clk)221计时的hsi219耦合到第一信号处理器220。hsi219可包括低电压差分信号(lvds)或相机串行接口(csi)，例如csi-2。
第一信号处理器220的输出展示为耦合到引擎控制单元(ecu)225的输入，所述引擎控制单元基于处理雷达数据支持包含碰撞避免的引擎控制功能。在引擎控制应用中，第一信号处理器220逐帧处理雷达数据以确定车辆的雷达系统前方的任何障碍物/车辆的范围、速度和角度。
对于引擎控制应用，用于雷达系统200的天线系统通常是包括多个发射天线(2个发射天线)和多个接收天线(例如，针对3个信道3个天线)的多基地天线系统。到所述两个发射天线的rf信号可以每扫掠为基础进行时分多路复用，且接收器信道展示为并行工作。因此，举例来说，对于5个天线，获得不同长度的6个传播路径以在3-d空间中启用车辆周围对象的定位。
发射器250b展示为包含第二信号处理器230，所述第二信号处理器可以是与第一信号处理器220相同或不同的信号处理器。第二信号处理器230的输出展示为耦合到dac231的输入。波形产生器(或合成器)233可从dac231和时钟232接收波形数据输入，所述时钟232耦合到驱动发射天线254的放大器211b1和211b2的输入。然而，dac231不是必需的，因为波形产生器233自身可在从第二信号处理器230接收波形数据之后直接合成波形。在一个实施例中，第一信号处理器220和第二信号处理器230由一或多个微控制器单元(mcu)提供。
雷达系统200中的数据处理以系统循环/帧为基础执行。帧包含n数目个经频率调制的连续波(fmcw)斜坡/啁啾，其可以是锯齿波形(参看下文描述的图3)。
所公开的实施例包含实现雷达系统灵活性，而不会对hsi219提出具有挑战性的通道传送速率要求，对于其中hsi通道数据速率增加以留意两个连续啁啾的最坏情况组合的替代解决方案存在所述要求。如以下实例中描述，对于替代解决方案存在40mspshsi通道传送速率要求；而针对所公开的实施例，对于帧中最坏情况取样速率，相同10msps(40msps的1/4)的hsi通道传送速率要求跨越整个帧是恒定的。
所公开的实施例的优点包含相对简单的雷达板设计，其支持帧中不同样本大小啁啾，因为其不具有归因于常规hsi通道传送速率要求的额外复杂性。产生较简化的接收器设计，因为不需要支持不同啁啾之间的通道传送速率改变和雷达系统设计中的非均一突发。此外，不需要握手(handshaking)来进行限制(adc215a1和215a2与用于hsi219的控制器之间的握手)，同时仍满足与hsi通道速率脱离关联的取样速率的现有特征，而不需要例如基于pll的时钟等额外时钟。
所公开的实施例进一步由以下实例说明。
在至少一个实例中，弹性缓冲器被描述为具有乒区段(pi)和乓(po)区段的乒乓缓冲器。简化实例帧中的啁啾包含具有256个样本的啁啾a、具有512个样本的啁啾b和具有128个样本的啁啾c。假定不同啁啾之间的恒定adc取样速率。当正从乒乓缓冲器的乒区段发射(从其读取)啁啾b的512个样本时，乓区段正捕获(写入)啁啾c的128个adc样本。相应地，512个样本(啁啾b)必须在啁啾c持续时间完成之前发出。相应地，循环缓冲器方案用于对跨越啁啾的数据求平均，但求平均仍不能完全解决问题，因为仍存在乒乓缓冲器过度运行/运行不足问题的风险。
添加可变取样速率因素后，所述问题进一步复杂化。使用此相同实例因此对hsi通道速率提出非现实要求。所需要的hsi通道速率是需要在正在乒乓缓冲器中捕获来自adc的128样本@10msps时的相同持续时间内发射的512个样本的4倍。如此，尽管所展示啁啾中的任一个中的最高取样速率仅为10msps，但所需的由hsi219使用的hsi通道速率为40msps。
图3是跨越上文描述的简化实例帧的图2中的雷达系统200的雷达系统操作的描绘，其中跨越经编程以被使用的帧中的所有啁啾确定gcd，且控制乒乓缓冲器以动态地确定(从gcd)用于写入功能和读取功能之间的每一切换以实现遍及帧中的所有啁啾从存储块读取样本以及将样本写入到存储块两者的样本大小。通过在信号路径中使用乒乓缓冲器来解决上文所描述的问题，其中样本大小设定成每一帧中所有啁啾的gcd(此处，128个样本)。因为此帧中所有啁啾的gcd为128，所以乒乓缓冲器切换(遍及帧中所有啁啾从存储块读取样本或将样本写入到存储块)控制为每隔gcd＝128个样本发生。每一突发(128个样本)因此变为均一的(无限制)及相同大小。因此，不要求由hsi219使用的hsi通道速率超出所需的最高取样速率(≥40msps)，而是在此实例中所需的hsi通道速率为10msps。
在所描述实施例中可能进行修改，且其它实施例在权利要求书的范围内是可能的。