专利名称：移位寄存装置及其移位寄存器的制作方法
技术领域：
本发明涉及一种驱动器装置，并且尤其涉及一驱动器装置的移位 寄存装置及其移位寄存器。
背景技术：
图1是传统驱动器装置内的移位寄存器架构，即一般所熟知的汤
姆生(Thomson)电路。此移位寄存器包括有丽0S晶体管(N type metal oxide semiconductor transistor) 102~108， 以及电容110、 112。 图中的IN、 0UT、 RES及C0M分别代表输入信号、输出信号、重置信 号及共同电位，而CLK1及CLK2则分别代表两个不同的时钟信号。
输入信号IN是一个脉冲信号，且输入信号IN与时钟信号CLK1 二者的脉波致能期间相同，而时钟信号CLK1及CLK2 二者的脉波致能 期间互不相同。在时钟信号CLK1为高电位，而时钟信号CLK2为低电 位的时候，此移位寄存器需要利用电容110、 112来保持醒0S晶体管 104的栅极电压，进而使丽0S晶体管104维持导通状态，从而使当 时钟信号CLK2转变为高电位时，便能输出作为此电路的输出信号 0UT。
图2为公知的移位寄存装置架构，此架构广泛地运用在液晶荧幕 中，例如液晶荧幕中的栅极驱动器(gate driver)便是采用此种架构。 图中的移位寄存装置包括有移位寄存器20广N+1，而这些移位寄存器 均采用图1所示的移位寄存器架构。在图中，IN表示为输入信号， OUT (1) 0UT (N)则分别表示为移位寄存器201 N的输出信号，而CLKS1 及CLKS2 —样是分别代表两个不同的时钟信号。至于每一移位寄存器 中的IP表示为图1电路接收输入信号IN的输入端，RP表示为图1 电路接收重置信号RES的输入端，CK1P表示为图1电路接收时钟信号CLK1的输入端，而CK2P表示为图1电路接收时钟信号CLK2的输
入端o
此种移位寄存装置有一个特色，就是每一级移位寄存器的重置信 号皆由其下一级移位寄存器的输出信号来提供。因此，虽然此移位寄
存装置只需要提供N个输出信号，但却需要N+1个移位寄存器来操作。 藉由上述可以得知，由于此种移位寄存装置采用公知的移位寄存 器，且必须额外多采用一个移位寄存器来操作，因此其具有较大的电 路尺寸，连带使得制造移位寄存装置的成本难以降低。
发明内容
本发明的目的在于提供一种移位寄存装置，其采用本发明的移位 寄存器，且其不需要额外多采用一个移位寄存器来操作，因此其电路
尺寸得以减小，并连带使得其制造成本得以降低。
基于上述及其它目的，本发明提出一种移位寄存器，其包括输入 单元、输出单元、反馈单元及重置单元。输入单元用以接收输入信号 及第一时钟信号，并依据第一时钟信号，输出输入信号。输出单元用 以接收第二时钟信号及从输入单元接收输入信号，并依据输入信号， 输出第二时钟信号至一输出端。反馈单元用以接收第二时钟信号及从 输入单元接收输入信号，并依据第二时钟信号，反馈上述输出端的信 号至输出单元。重置单元用以接收重置信号，并依据重置信号，使上 述输出端耦接至低电位信号。
基于上述及其它目的，本发明提出一种移位寄存器，其包括第一 开关、第二开关、第三开关、第四开关、第五开关、输入端及输出端。 上述的每一开关分别具有第一端、第二端与控制端。输入端连接于第 一开关的第一端。输出端连接于第二开关的第一端、第四开关的第一 端与第三开关的第二端。其中第一开关的第二端、第二开关的控制端 与第三开关的第一端彼此连接，第二开关的第二端连接至第三开关的 控制端，及第一开关的控制端连接至第四开关的控制端。
基于上述及其它目的，本发明提出一种移位寄存装置，其包括第 一移位寄存器及第二移位寄存器。第一移位寄存器包括第一输入端、第一输出端、第一重置端、第一控制端及第二控制端。第二移位寄存 器包括第二输入端、第二输出端、第二重置端、第三控制端及第四控 制端。其中第一输出端电连接第二输入端，第一控制端与第四控制端 共同耦接第一时钟信号，以及第二控制端与第三控制端共同耦接第二 时钟信号。
依照本发明一实施例所述的移位寄存器，上述第一开关的控制端 与第四开关的控制端耦接第一信号，以及第二开关的第二端与第三开 关的控制端耦接第二信号。第四开关的第二端与第五开关的第二端耦 接至低电位信号，第五开关的第一端连接至输出端，并且连接于第二 开关的第一端、第四开关的第一端与第三开关的第二端。
依照本发明一实施例所述的移位寄存器，上述的输入信号为脉冲 信号，此脉冲信号与第一时钟信号的脉波致能期间相同，而第一时钟 信号与第二时钟信号的脉波致能期间互不相同，且重置信号的脉波期 间位于第一时钟信号与第二时钟信号二者的脉波期间之间。
依照本发明一实施例所述的移位寄存器，上述的重置信号为第一 时钟信号。
依照本发明一实施例所述的移位寄存器，上述的输入信号为脉冲 信号，此脉冲信号与第一信号的脉波致能期间相同，而第一信号与第 二信号的脉波致能期间互不相同，且重置信号的脉波期间位于第一信 号与第二信号二者的脉波期间之间。
依照本发明一实施例所述的移位寄存器，上述的重置信号为第一 信号。
依照本发明一实施例所述的移位寄存器，上述的输入单元、输出 单元、反馈单元、重置单元的构成选自一薄膜晶体管、 一丽0S和一
PM0S、 BJT晶体管所组成的群组。而上述第一开关、第二开关、第三 开关、第四开关及第五开关也是如此。
依照本发明一实施例所述的移位寄存装置，上述的第一移位寄存 器为采用上述的移位寄存器。
本发明采用五个M0S晶体管来制作移位寄存器，并利用M0S晶体 管的寄生电容效应，搭配两个脉波期间互不相同的时钟信号，来达成输入信号的位移。此外，本发明的移位寄存装置采用多个本发明的移 位寄存器，并使上述移位寄存器所需要的重置信号的脉波期间位于上 述二种不同时钟信号的脉波期间之间，或者利用其中 一时钟信号来作 为重置信号，因此本发明的移位寄存装置只需要使用到与其输出信号 相同数目的移位寄存器，因此其电路尺寸得以减小，并连带使得其制 造成本得以降低。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文 特举出优选实施例，并配合所附图式，作详细说明如下。
图l是传统的移位寄存器架构；
图2为公知的移位寄存装置架构；
图3为依照本发明的第一实施例的移位寄存器；
图4为图3所示电路的各信号时序图5为依照本发明的移位寄存装置架构；
图6为图3应用至图5所示电路的各信号时序图7为依照本发明的第二实施例的移位寄存器；
图8为依照本发明的第三实施例的移位寄存器；
图9为图7及图8所示电路的各信号时序图10为依照本发明的另一移位寄存装置架构。
具体实施例方式
图3为本发明第一实施例的移位寄存器。此移位寄存器包括一输 入单元311、 一反馈单元312、 一重置单元313及一输出单元314。 在此实施例中，每一单元由至少一个开关所组成，如输入单元311包 括开关301，反馈单元312包括开关302、重置单元313包括开关303 和305，以及输出单元314包括开关304。开关301~305均具有第一 端、第二端及控制端，且这些开关均依据其控制端所接收的信号而决 定是否导通。输入单元311的开关301的第一端接收一输入信号IN，其控制 端接收一时钟信号CLK1(即第一信号)，据以决定是否将输入信号IN 传导至第二端。输出单元314的开关304的第一端接收时钟信号 CLK2(即第二信号)，其第二端输出一输出信号OUT，其控制端则耦接 开关301的第二端，据以决定是否将第一端的时钟信号CLK2输出至 第二端作为输出信号0UT。此开关304可保持其控制端的电压至少维 持至时钟信号CLK2转为高电位之后。反馈单元312的开关302的第 一端耦接开关301的第二端，而其控制端接收一时钟信号CLK2，据 以决定是否将第二端所连接的输出信号OUT反馈回第一端所连接的 输出单元。重置单元313的开关303的第一端则耦接幵关302的第二 端，而开关303的第二端耦接系统的一低电位信号V,，在此实施例中 此低电位信号V,不高于CLK2的低电位，控制端则接收时钟信号CLK1， 据以决定是否重置输出单元的输出信号。开关305第一端耦接开关 304的第二端及开关303的第一端，其第二端亦耦接低电位信号V,， 其控制端接收重置信号RES，另外，当此移位寄存器应用在一液晶显 示器的驱动装置时，重置信号RES可为0E(Output Enable)信号，开 关305依据重置信号RES以决定是否重置输出单元的输出信号。另外， 当此移位寄存器应用在一液晶显示器的驱动装置时，低电位信号W 则可以为一VL信号。
在此实施例中，开关301~305可以用丽0S晶体管、PM0S晶体管、 薄膜晶体管、BJT晶体管或其它电子开关元件来实现。另外，本实施 例中输入单元311、反馈单元312、重置单元313及输出单元314， 其内部实施方式亦非以图3所示为限，每一单元亦可由多个开关所组 成或其它任何可产生如上所述功能的其它电路形式来实施。
图4为依据图3所示电路的一信号时序控制图，图4中的各信号 名称分别对应于图3中的各信号名称，其中，输入信号IN为一脉冲 信号，此脉冲信号与时钟信号CLK1的脉波致能期间相同，而时钟信 号CLK1与时钟信号CLK2的脉波致能期间互不相同，且重置信号RES 的脉波期间位于时钟信号CLK1与时钟信号CLK2 二者的脉波期间之 间。换句话说，时钟信号CLK1与时钟信号CLK2的责任周期均必须小于50%的系统时钟周期，在此实施例中，CLK1与CLK2的优选的责任 周期小于48.5%，以使重置信号RES的脉波期间能够位于时钟信号 CLK1与时钟信号CLK2 二者的脉波期间之间。另外，当CLK1与CLK2 具有相同的脉波宽度，则RES信号与CLK1与CLK2的优选时钟宽度比 小于0.03，在此实施例当中所披露的最佳操作时序为RES的脉波宽 度为1. 6微秒(us)，而CLK1与CLK2 二者的时钟信号宽度为63. 5微 秒(us)。
参照图3及图4。在输入信号IN与时钟信号CLK1为高电位，而 时钟信号CLK2为低电位的时候，开关301与开关303为导通状态， 因此移位寄存器便能利用时钟信号CLK1打开开关301来取样输入信 号IN，且利用开关303先将移位寄存器的输出端耦接至系统的低电 位端Vl，以重置输出端，此低电位端W不高于CLK2的低电位。接着， 时钟信号CLK1转为低电位，而重置信号RES转为高电位，此时开关 305导通，将输出单元的输出端OUT耦接至系统的低电位端VL，以进 一走重置输出端OUT，此时时钟信号CLK2继续维持低电位，开关304 则利用其本身的寄生电容来储存被取样的输入信号IN所供应的电
荷，以保持其栅极电压至少维持至时钟信号CLK2转为高电位之后。 由于此维持时间由作为开关304的晶体管的尺寸大小来决定，因此作 为开关304的晶体管的尺寸必须够大，以使其导通时间能维持到时钟 信号CLK2转为高电位之后。
再接着，时钟信号CLK2转为高电位，而时钟信号CLK1及重置信 号RES均呈现低电位，由于开关304仍处于导通状态，进而得以输出 输出信号OUT。在此同时，反馈单元的开关302亦呈现导通状态，因 此输出信号OUT得以反馈至输出单元的开关304的控制端，以确保输 出单元的开关304能完整地输出输出信号OUT。
本发明的移位寄存器可减少或避免使用被动元件，因此可缩减电 路的尺寸。甚至，使用者还能利用空间上的余裕，多做一组相同架构 的移位寄存器，当二组移位寄存器的其中一组发生问题而无法正常操 作时，便能利用另一组移位寄存器来替换。藉由上述实施例的教示，使用者当可运用多个如第一实施例的移
位寄存器来建构一个移位寄存装置，如图5所示为一个藉由N个如图 3所示的移位寄存器所堆叠成的移位寄存装置。在图5中，IN表示为 输入信号，0UT(1) 0UT(N)则分别表示为移位寄存器501 N的输出信 号，而CLKS1及CLKS2分别代表两个不同的时钟信号，并且使用交错 连接的方式连接至每个移位寄存器的CK1P与CK2P， CK1P表示为图3 电路接收时钟信号CLK1的控制端，而CK2P表示为图3电路接收时钟 信号CLK2的控制端。每一移位寄存器中的IP表示为图3输入单元接 收输入信号IN的输入端，RP表示为图3重置单元接收重置信号RES 的重置端。因此当给第(N-l)个移位寄存器一输入信号IN为高电位， 配合上CLKS1与CLKS2不同的时序信号，递延一个时钟信号时间后， 则会在第0UT(N-1)输出一个高电位信号，同时此第0UT(N-1)信号也 变成第N个移位寄存器的输入信号，之后第OUT(N-l)则会被RES信 号重置回低电位信号。同理，当给第(N)个移位寄存器一输入信号IN 为高电位，递延一个时钟信号时间后，也会在第OUT(N)输出一个高 电位信号，之后第OUT(N)则会被RES信号重置回低电位信号。
图6为图5所示电路的各信号时序图，图6中的各信号名称分别 对应于图5中的各信号名称。在前述文章中提到，时钟信号CLKS1与 时钟信号CLKS2的责任周期均必须小于50%的系统时钟周期，以使重 置信号RES的脉波期间能够位于时钟信号CLKS1与时钟信号CLKS2 二 者的脉波期间之间，并且由图5中可见每一级移位寄存器均使用同一 个RES重置信号。这样， 一个N级移位寄存装置便只需要N个移位寄 存器，不再需要第N+1级的移位寄存器来提供第N级的重置信号。因 此本发明的移位寄存装置只需要N个移位寄存器来操作。
藉由图3的相关说明的教示，经过适当地修改图3所示电路，还 可变化出其它型式的移位寄存器，其不需要利用到重置信号RES也可 以进行信号的位移操作，如图7所示。图7为依照本发明第二实施例 的移位寄存器。对照图3及图7所示的电路可以明显发现，图7电路 仅是改变图3的开关305的控制端所接收的信号，亦即由原来的重置 信号RES变更为时钟信号CLK1，而形成重置单元714。此外，如图8所示为本发明的第三实施例的移位寄存器。对照图 7及图8所示的电路可以明显发现，图8电路则是将图7电路中的重 置单元714精简，舍去开关705的设置，而形成重置单元814。由于 图7及图8所示电路均只采用时钟信号CLK1来重置其输出端，因此 这两个电路均只需要利用时钟信号CLK1及CLK2即可进行信号位移， 另外对照本发明的第一、第二与第三实施例，也说明了重置信号RES 可以为不同的信号。同理，根据上述各实施例中重置信号RES的弹性 运用方式，在其它实施例中，本发明的第一与第二实施例的重置单元 中的开关305与开关705的控制端亦可耦接另一重置信号，而不必限 于耦接时钟信号CLK1，其中该另一重置信号的脉波致能期间可设计 同于时钟信号CLK1。图9为图7及图8所示电路的各信号时序图， 图9中的各信号名称分别对应于图7及图8中的各信号名称。藉由上述图7及图8所述电路的教示，使用者当可运用多个图7 或图8所示的移位寄存器来建构一个移位寄存装置，如图10所示。 图10中的移位寄存装置包括有移位寄存器IOO广K，而这些移位寄存 器均采用图7或图8所示的移位寄存器架构。在图中，IN表示为输 入信号，0UT(1) 0UT(K)则分别表示为移位寄存器1001~K的输出信 号，而CLKS1及CLKS2分别代表两个不同的时钟信号。至于每一移位 寄存器中的IP表示为图7或图8所示电路接收输入信号IN的输入端， CK1P表示为图7或图8所示电路接收时钟信号CLK1的控制端，而CK2P 表示为图7或图8所示电路接收时钟信号CLK2的控制端，并且CLKS1 与CLKS2使用交错连接的方式连接至每个移位寄存器的CK1P与CK2P。如图10所示，当给第(K-l)个移位寄存器一输入信号IN为高电 位，配合上CLKS1与CLKS2不同的时序信号，递延一个时钟信号时间 后，则会在第OUT(K-l)输出一个高电位信号，同时此第OUT(K-l)信 号也变成第N个移位寄存器的输入信号，之后第OUT(K-l)则会被 CLKS1信号重置回低电位信号。同理，当给第(K)个移位寄存器一输 入信号IN为高电位，递延一个时钟信号时间后，也会在第OUT(K)输 出一个高电位信号，之后第OUT(K)则会被CLKS2信号重置回低电位 信号。在上述各实施例中，说明了本发明的移位寄存器主要特征为，具 有一个输入单元、 一个输出单元、 一个重置单元与一个反馈单元，并 且也说明了由多组具有此特征的移位寄存器所组成的移位寄存装置，此移位寄存装置具有交错的CLKS1与CLKS2连接方式与一个RES重置信号等特征，在其它实施例当中，甚至可以将CLKS1作为重置信号RES的来源并且可以达成输入信号的位移的功能。另外本发明由于可以减少或避免使用被动元件，因此其电路尺寸与电路所占面积得以缩小，并且由于使用元件的精简得以提升良率。本发明技术内容及技术特点已披露如上，然而本领域普通技术人员仍可能基于本发明的教示及披露而作各种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于所披露的实施例，而应包括各种不背离本发明的替换及修饰，并为所附的权利要求书所涵 兰皿o
权利要求
1、一种移位寄存器，包括一输入单元，用以接收一输入信号及一第一时钟信号，并依据该第一时钟信号，输出该输入信号；一输出单元，用以接收一第二时钟信号及从该输入单元接收该输入信号，并依据该输入信号，输出该第二时钟信号至一输出端；一反馈单元，用以接收该第二时钟信号及从该输入单元接收该输入信号，并依据该第二时钟信号，反馈该输出端的信号至该输出单元；及一重置单元，用以接收一重置信号，并依据该重置信号，使该输出端耦接至一低电位信号。
2、 如权利要求1所述的移位寄存器，其中每一该输入单元、该 输出单元、该反馈单元及该重置单元分别包括一第一端、 一第二端及 一控制端，且该输入单元、该输出单元、该反馈单元及该重置单元分 别依据其控制端所接收的信号而决定是否导通。
3、 如权利要求1所述的移位寄存器，其中该输入单元的第一端 耦接该输入信号，该输入单元的第二端耦接该输出单元的控制端，该 输入单元的控制端则接收该第一时钟信号。
4、 如权利要求1所述的移位寄存器，其中该输出单元的第一端 耦接该第二时钟信号，该输出单元的第二端耦接该输出端，该输出单 元的控制端则耦接该输入单元的第二端。
5、 如权利要求1所述的移位寄存器，其中该反馈单元的第一端 耦接该输出单元的该输出端，该反馈单元的第二端耦接该输入单元的 第二端与该输出单元的控制端，该反馈单元的控制端则耦接该第二时 钟信号。
6、 如权利要求1所述的移位寄存器，其中该重置单元的第一端 耦接该输出端，该重置单元的第二端耦接至该低电位信号，该重置单 元的控制端则耦接该重置信号。
7、 如权利要求6所述的移位寄存器，其中该重置单元的控制端 接收该重置信号，据以将该输出端耦接至该低电位信号。
8、 如权利要求1所述的移位寄存器，其中该输入信号为一脉冲 信号，该脉冲信号与该第一时钟信号的脉波致能期间相同，而该第一 时钟信号与该第二时钟信号的脉波致能期间互不相同，且该重置信号 的脉波期间位于该第一时钟信号与该第二时钟信号二者的脉波期间 之间。
9、 如权利要求1所述的移位寄存器，其中该输入单元、该输出 单元、该反馈单元及该重置单元的构成选自一薄膜晶体管、一NMOS 和一PMOS、 BJT晶体管所组成的群组。
10、 一种移位寄存器，包括-一第一开关、 一第二开关、 一第三开关、 一第四开关与一第五开 关，其中每一该开关分别具有一第一端、 一第二端与一控制端；一输入端，连接于该第一开关的第一端；及一输出端，连接于该第二开关的第一端、该第四开关的第一端与 该第三开关的第二端，其中该第一开关的第二端、该第二开关的控制 端与该第三开关的第一端彼此连接，该第二开关的第二端连接至该第 三开关的控制端，及该第一开关的控制端连接至该第四开关的控制 端。
11、 如权利要求IO所述的移位寄存器，其中该第一开关的控制 端与该第四开关的控制端耦接一第一信号，以及该第二开关的第二端 与该第三开关的控制端耦接一第二信号。
12、 如权利要求IO所述的移位寄存器，其中该第四开关的第二 端与该第五开关的第二端耦接至一低电位信号，该第五开关的第一端 连接至该输出端，并且连接于该第二开关的第一端、该第四开关的第 一端与该第三开关的第二端。
13、 一种移位寄存装置，包括一第一移位寄存器，包括一第一输入端、 一第一输出端、 一第一重置端、 一第一控制端及一第二控制端；及一第二移位寄存器，包括一第二输入端、 一第二输出端、 一第二 重置端、 一第三控制端及一第四控制端，其中该第一输出端电连接该第二输入端，该第一控制端与该第四 控制端共同耦接一第一时钟信号，以及该第二控制端与该第三控制端 共同耦接一第二时钟信号。
14、 如权利要求13所述的移位寄存装置，其中该第一移位寄存 器包括一输入单元，用以接收一输入信号及一第一时钟信号，并依据该 第一信号，输出该输入信号；一输出单元，用以接收一第二时钟信号及从该输入单元接收该输 入信号，并依据该输入信号，输出该第二时钟信号至一输出端；一反馈单元，用以接收该第二时钟信号及从该输入单元接收该输 入信号，并依据该第二时钟信号，反馈该输出端的信号至该输出单元； 及一重置单元，用以接收一重置信号，并依据该重置信号，使该输 出端耦接至一低电位信号。
全文摘要
一种移位寄存装置及其移位寄存器。此移位寄存器包括输入单元、反馈单元、输出单元及重置单元。本发明的移位寄存器可利用MOS、BJT与其它开关晶体管当中选出的任一种开关元件来构成移位寄存器的电路，并利用上述各单元的特殊耦接关系，搭配两个脉波期间互不相同的时钟信号，来达成输入信号的寄存与位移。
文档编号G11C19/00GK101290803SQ20071009665
公开日2008年10月22日 申请日期2007年4月19日 优先权日2007年4月19日
发明者蓝根琪 申请人:瀚宇彩晶股份有限公司