专利名称：具有变阻元件的半导体存储器的制作方法
技术领域：
本发明涉及一种具有变阻元件的半导体存储器，用于磁随机存取存储器(MRAM)。
背景技术：
近年来，通用半导体存储器的开发竞赛已经开始活跃，半导体存储器的优势在于具有高速、高集成、低功耗以及高的可靠性的特征，尽管其具有非挥发性。其中之一是利用磁阻效应(例如，参考“16MbMRAM Featuring Bootstrap Write Driver”2004 Symposium on VLSICircuits Digest of Technical Paper，pp.455-457)的磁随机存取存储器。
磁随机存取存储器的存储单元包括，例如，作为变阻元件的磁隧道结(MTJ)元件；上述MTJ元件具有层状结构的基本结构，该层状结构包括磁受钉扎层、磁自由层以及存在于两者之间的隧道阻挡层。
在上述MTJ元件中，当磁受钉扎层的磁化方向与磁自由层的相同，隧道阻挡层的隧道概率达到最大，从而导致MTJ元件的电阻值达到最小。该状态被定义为被促使对应于例如“0”的平行态。
另外，当磁受钉扎层的磁化方向与磁自由层的相反时，隧道阻挡层的隧道概率达到最小，从而导致MTJ元件的电阻值达到最大。该状态被定义为被促使对应于例如“1”的反平行态。
然后，数据写入的实施方式为，例如，当利用因写电流而产生的磁场(电流磁场)，或通过向MTJ元件内输入自旋注入电流而产生的自旋极化电子，或诸如此类时，MTJ元件的磁状态受到控制。此外，通过向MTJ元件输入读电流以及检测其电阻值，执行数据读入。
当以上述磁随机存取存储器为代表的通用半导体存储器被实际应用时，其中一个需要解决的问题是降低功耗。
发明内容
根据本发明的一个实例，提供了一种半导体存储器，包括作为串联的变阻元件和转换元件的存储单元、与转换元件的控制终端相连的读字线以及执行自动关闭操作的电路，该自动关闭操作使得读字线自动地在读操作起始后的固定周期后受到非激活。
根据本发明的另一个实例，提供了一种半导体存储器，包括作为变阻元件的存储单元、与存储单元相连的读线、连接于读线与读出放大器之间的转换元件、连接于转换元件的控制终端的列选择线以及执行自动关闭操作的电路，该自动操作使得列选择线自动在读操作起始的固定周期后受到非激活。
根据本发明的另一个实例，进一步包括冗余单元以及输出击中信号以选择存储单元和冗余单元之一的冗余电路，其中击中信号不通过自动关闭操作复位。
图1是显示磁随机存取存储器的存储单元的图；图2是显示作为参考实例的磁随机存取存储器的图；图3是显示SRAM规范的操作波形的图；图4是显示DRAM规范的操作波形的图；图5是显示第一实施例的磁随机存取存储器的图；图6是显示SRAM规范的操作波形的图；图7是显示定时器的实例的图；图8是显示定时器的实例的图；图9是显示SRAM规范的操作波形的图；
图10是显示DRAM规范的操作波形的图；图11是显示第二实施例的磁随机存取存储器的图；图12是显示块冗余系统轮廓的图；图13是显示冗余电路的实例的图；图14是显示块选择电路的实例的图；图15是显示块选择电路的实例的图；图16是显示第三实施例的磁随机存取存储器的图；图17是显示定时器的实例的图；图18是显示第四实施例的磁随机存取存储器的图；图19是显示驱动器/消能器的实例的图；图20是显示驱动器/消能器的实例的图；图21是显示第五实施例的磁随机存取存储器的图；以及图22是显示第六实施例的磁随机存取存储器的图。
具体实施例方式
下面参照附图将对本发明一个实例的具有变阻元件的半导体存储器进行详述。
1.概述本实施例的一个实例中，降低电功耗随着在读时刻的电流损耗的降低而实现。更具体而言，使用变阻元件作为存储单元的半导体存储器具有自动关闭功能。
自动关闭功能是通过使所选的字线从稳定态转换为激活态从而启动读的一种功能；并自动在完成读后将所选字线返回到稳定态，因此降低了在读时刻在存储单元内流动的读电流(直通电流)。
此处，读的完成被定义为存储单元的数据已经过读出放大器判别的时间点。
至于变阻元件，由于在向变阻元件自身输入读电流时数据被读出，更可取的降低功耗的方式是在完成读后尽可能早地阻断读电流。自动关闭功能满足了上述要求。
附带要说的是，在半导体存储器中，存在读和写非同步执行的规范的界面。例如，在静态随机存取存储器(SRAM)中，当执行地址转换时，首先，系统的配置是操作模式被转向读；就执行写而言，因此，在执行地址转换后，专用命令被提供给半导体存储器。
在这种情况下，我们应当关注与冗余系统的兼容性。例如，在其中一个冗余系统中，有一种被称为块冗余系统，(参考，例如，″Fault-Tolerant Design for 256Mb DRAM″，T.Kirihata et.al.，1995Symposium on VLSI Circuits Digest of Technical Paper，pp.107 to108)。
块冗余系统是一种改善缓解效率的有效技术，其中多个配置存储单元阵列的区块不是每个都被加上了冗余单元阵列，但和上述多个区块一样的一个冗余单元阵列(区块)是跟存储单元阵列分开来制备的。
这样的话，在执行地址转换时，决定存储单元阵列是被访问还是冗余单元阵列被访问的击中信号被更新。然而，当完成自动关闭功能的操作，击中信号被复位。
因此，如果由于自动关闭功能在地址转换完成后击中信号被复位，此时专用命令被输入半导体存储器并且发生向写的转换，则不可能将数据写入准确的地址。
因而，在本发明的实例中，部分自动关闭功能被限制。换言之，依靠自动关闭功能，与访问冗余单元阵列相关的击中信号没有复位。
因此，在本发明的实例中，提出了一种所谓的半自动功能，其中部分半自动功能被限制。以这种方式，具有作为存储单元的变阻元件的半导体存储器，可能实现SRAM规范(操作规范)，其中在读时刻的功耗较低，而且具有最大的多功能性且易于使用。
附带要说的是，上述规范尤其与能够独立并平行地执行写和读的半导体存储器具有好的兼容性；因此，本发明的实例尤其对磁随机存取存储器有效。
2.磁随机存取存储器具有作为存储单元的变阻元件的半导体存储器之一是磁随机存取存储器。
磁随机存取存储器的存储单元的的等效电路，如图1所示，包括，例如，串联的MTJ元件(磁阻元件)以及MOS晶体管(转换元件)。在读时刻，由于在通过向读字线RWL提供高电位使电流从读位线RBL输送到MTJ元件输送时，数据的读取被执行，电流总是在读操作过程中被消耗。
在磁随机存取存储器中，如图2所示，在读时刻，电流在存储单元阵列10内的所选存储单元MC(选择)中流动。
读字线RWL与驱动器11以及多个存储单元MC相连。读位线RBL通过N型沟道MOS晶体管(转换元件)N1与共用节点X相连以选择列。
共用节点X通过箝位电路Y与读出放大器S/A相连。列选择线CSL0...CSLn与MOS晶体管N1的栅电极相连。当控制信号VCP变为中等电压水平，作为电流-电压转换元件P型沟道MOS晶体管P1产生电流。
箝位电路Y是一种用于强制保持读位线RBL的电压为预定的电压(例如，0.1到0.6V)的电路。由于MTJ元件的MR比率以与施加在其两端的电压的增加按比例地衰退，提供了箝位电路以防止衰退并充分地确保读取余量。
图3显示了在读时刻信号波形的第一实例。
实例显示了信号波形对应于SRAM规范的界面；以及当执行地址转换时发出读命令。
这样的话，首先，使用ATD(地址转换探测器)探测地址变化，随后，芯片的内部状态被复位。换言之，读字线RWLi和列选择线CSLj被置为非激活。此外，基于地址，所选读字线RWL0和所选列选择线CSL0被激活。
然后，使读出放大器激活信号SAON激活，使读出放大器运作，以及获得与存储单元的数据一致的输出信号SAOUT。
此处，尽管流动于存储单元内的I@READ在从RWLi/CSLj被非激活时刻到RWL0/CSL0被激活时刻的周期内被暂时中断，在除了以上描述的期间内，电流持续地流动，因而导致功耗的增加的原因。
图4显示了读时刻信号波形的第二实例。
信号波形对应于DRAM(动态随机存取存储器)规范的界面；特征在于芯片的激活态和预先充电状态是明确区分的，与芯片启动信号bCE的逻辑值一致。
这样的话，首先，芯片启动信号bCE被置为“L”，芯片被置为激活，所选的读字线RWL0以及所选的列选择线CSL0被置为激活。
然后，读出放大器激活信号SAON被激活，读出放大器被促使运行，获得与存储单元的数据一致的输出信号SAOUT。
在这一规范中，类似于第一实例，在I@READ持续地在读周期内流动。第二实例与第一实例不同，原因在于当I@READ使芯片启动信号bCE变成预先充电状态时，I@READ被中断，同时使芯片启动信号bCE为“H”。
然而，I@READ升高，此时芯片频繁地变为激活状态，因而导致存储器电流损耗大。
3.实施例将会解释一些可能作为最优模式的实施例。
此后，将会解释有关能够独立并且平行地执行读和写的磁随机存取存储器。
(1)第一实施例图5显示了磁随机存取存储器的主要部分。
源于图2磁随机存取存储器的其间作为参考实例的不同要点是，首先，新近提供了用于控制读字线RWL的驱动时间的定时器12。定时器12的输出信号RWLE被输入用于驱动读字线RWL的驱动器11。
其次，不同的要点是定时器12的操作通过ATD电路13控制。在探测地址转换时，ATD电路13输出ATD信号给定时器12。
然后，在上述磁随机存取存储器内，如图6所示，按照SRAM规范的定时执行操作。
信号波形的特征是所选读字线RWL0自动地在读完成后导致非激活状态，换言之，信号波形具有自动关闭功能。
更具体而言，在执行地址转换时，从该点开始的预定周期内，定时器12使所选读字线RWL0激活。在预定周期过去后，定时器12使所选的读字线RWL0非激活。预定周期为完成读的充足的时间间隔。
能够执行与前述相同的对所选列选择线CSL0的控制。换言之，能够将自动关闭功能施加到读字线和列选择线或两者之一。
图7和8显示了定时器的实例。
图7是一个实例，其中在芯片上安装了专用定时器，图8是一个实例，其中利用读出放大器激活信号SAON控制定时器。
RWLE是定时器12的输出信号，它决定所选读字线被激活的周期。当RWLE＝“H”，所选读字线被激活。
在图7的定时器12中，当读信号READ变成“H”，以及地址转换信号ATD变成“H”，输出信号RWLE在由延迟电路的延迟量决定的预定的周期内输出“H”。换言之，所选读字线和所选列选择线的激活时间受到延迟电路的延迟量控制。
此外，在图8的定时器12中，当读信号READ变成“H”，以及地址转换信号ATD变成“H”时，输出信号RWLE变成“H”，结果至少所选读字线和所选列选择线之一被激活。另外，在完成读后，当读出放大器激活信号SAON变成“L”时，至少所选读字线和所选列选择线之一被置为非激活。
此处，在磁随机存取存储器中，当考虑一个使用了SRAM规范的操作机制的实例时，在存储单元的数据通过读出放大器判断后，即使读字线被置为非激活状态，在操作上总是没有缺陷。因此，与SRAM和DRAM相比，磁随机存取存储器与SRAM规范具有良好的兼容性。
例如，当在SRAM或DRAM中使用SRAM规范时，如图9所示，在写启动信号bWE变成“L”时刻定时的实例中，即，与在RWL/CSL变成“L”时的定时相比，识别写操作的定时被延迟了，即，自动关闭的定时，读字线和列选择线没有被激活，因此，有一个问题就是读字线和列选择线应该被再次激活。
相反，在磁随机存取存储器中，读和写被独立执行。因此，即使与在RWL/CSL变成“L”时的定时相比，在写启动信号bWE变成“L”时的定时被延迟了，使得读字线和列选择线没有被激活，仍不存在上述描述的问题，这是因为没必要使读字线和列选择线在写时刻被激活。
换言之，在开始读操作后，写操作独立于自动关闭操作被执行。
因此，例如，作为如图8所示的定时器11，通过确定因读出放大器激活信号SAON而使读字线和列选择线为非激活状态的定时，达到低功耗是行之有效的。
即使将自动关闭功能加到DRAM规范的操作机制，降低功耗也是可能的。
例如，在如图10所示的DRAM规范的定时中，即使在输入频繁的访问的情况下，在始于启动读操作的预定的期间过去后，通过使至少所选读字线RWL0和所选列选择线CSL0之一自动成为激活状态，降低功耗仍是可能的。
如上所述，根据第一实施例，因自动关闭功能，实现具有作为存储单元的变阻元件的半导体存储器的低功耗是可能的。
(2)第二实施例图11显示了磁随机存取存储器的主要部分。
该实施例不同于作为第一实施例的图5的磁随机存取存储器，原因在于提供了具有用于缓解缺陷位的冗余单元RC的冗余单元阵列10B。
至于读电路，可以使用披露于例如图5中的电路，因而，在此被省略了。
冗余电路15判断是否通过地址信号Address选择的所选地址(本实例中，行)包括基于冗余数据的缺陷位以及提前存储于芯片内的地址信号Address。就包括缺陷位而言，击中信号bHIT被置为“L”；就不包括缺陷位而言，击中信号bHIT被置为“H”。
当击中信号bHIT为“H”，块选择电路14A使其输出信号RBS为“H”并利用驱动器11A驱动存储单元阵列10A中的读字线RWL。此时，空闲驱动器11B导致非操作状态。
当击中信号bHIT为“L”，块选择电路14B使其输出信号SRBS为“H”，并利用空闲驱动器11B驱动冗余单元阵列10B中的读字线RWL。此时，驱动器11A导致非操作状态。
定时器12决定了驱动读字线RWL的周期，其输出信号RWLE被输入驱动器11A和空闲驱动器11B。ATD电路13探测地址转换，并提供ATD信号给定时器12。
然后，类似第一实施例，按图6所示的SRAM规范的定时或图10所示DRAM规范的定时执行操作。
此处，所选读字线自动地在完成读后导致非激活状态，然而，取决于定时器12的输出信号RWLE的击中信号bHIT没有被复位。例如，击中信号bHIT在块选择电路14A以及14B(半自动关闭功能)中被持续地块。
能够对所选列选择线执行与上述相同的控制。换言之，能够将半自动关闭功能施加到所选读字线和所选列选择线或两者之一。
此处，描述冗余技术。
用于缓解具有冗余单元的缺陷位的冗余技术以作为实现提高半导体存储器的制造产量的技术而著称。至于替代系统，例如，作为能够获得高缓解效率(relief efficiency)的“冗余块系统”正在吸引着注意。(例如，参考″Fault-Tolerant Design for″256Mb DRAM″T.Kirihataet.al.，1995 Symposium on VLSI Circuits Digest of Technical Paper，pp.107 to 108)。
图12显示了冗余块系统的概览。
冗余块系统是一种在芯片上提供具有冗余单元的冗余单元阵列(专用阵列)10B，并能够缓解(relieve)发生在存储器单元阵列(缓解域(relief domain)B1、B2、B3和B4)10A内的缺陷，不考虑其与冗余单元阵列10B的位置的系统。该系统区别于用于在每个存储单元阵列中提供冗余单元的技术。
在上述实例中，四个存储单元阵列10A分别被定义为缓解域B1、B2、B3和B4，并且显示了通过冗余单元阵列10B可以缓解八行的实例。
在该实例中，简单地计算，每一个存储单元阵列缓解两行变得可能，然而，在冗余块系统中，即使在一个存储单元阵列中存在两个或多个缺陷行，如果四个存储单元阵列的总缺陷行为八个或更少，仍可能缓解缺陷。
因此，该系统有助于提高例如，在一个位置发生大的聚集缺陷(大缺陷)的情况下芯片的缓解效率。
在本发明的实例中，冗余块系统以及自动关闭功能被促使同时存在。
例如，在磁随机存取存储器中，由于读和写被独立执行，在SRAM规范被满足的情况下，不会发生如图9所解释的问题。然而，当决定是存储单元被访问还是依赖于自动关闭功能的冗余单元阵列被访问的击中信号被复位，发生了写不能被执行的问题。
因此，如上所述，在本实例中，使用了所谓的半自动关闭功能，其中尽管通过将定时器12的输出信号RWLE提供给驱动器11A和空闲驱动器11B实现自动关闭功能，取决于自动关闭功能的击中信号bHIT没有被复位。
鉴于此，在操作上，实现无任何问题地完全满足SRAM规范的磁随机存取存储器是可能的。
图13显示了冗余电路的一个实例。
地址信号(外部地址)Address被输入地址比较器16。地址比较器16将地址信号Address与暗示缺陷行或缺陷列的冗余数据进行比较；当二者彼此一致，输出击中信号(脉冲信号)HIT＝“H”，而当二者彼此不一致，输出击中信号HIT＝“L”。
当导致HIT＝“H”时，冗余电路15的输出信号bHIT变成“L”。那么，即使击中信号HIT从“H”变成“L”后，由于ATD＝“L”，NOR电路17的输出为“L”，NOR电路18的输出为“H”。结果，bHIT持续地保持“L”。那么，当执行地址转换，导致ATD＝“H”，由于NOR电路18的输出变成“L”，冗余电路15的输出信号bHIT变成“H”(复位)。然后，也在ATD从“H”变成“L”后，由于NOR电路18的输出为“L”以及HIT＝“L”，bHIT持续地保持“H”。
当导致HIT＝“L”，冗余电路15的输出信号bHIT一直保持状态“H”。然后，在执行地址转换时，导致ATD＝“H”，冗余电路15的输出信号bHIT被正式地复位。基本上，没有任何变化，冗余电路15的输出信号bHIT一直保持状态“H”。
根据上述冗余电路，在击中信号bHIT通过暗示地址转换的ATD信号复位后，击中信号bHIT的值决定于地址比较器16的输出信号HIT。然而，在此之后，击中信号被块在冗余电路15内，因此，没有通过自动关闭功能复位。
图14和15显示了块选择电路的实例。
块选择电路14A对应于存储单元阵列中的一个行。换言之，例如，图14的块选择电路，例如，存在并对应于存储单元阵列的行数。
块选择电路14B对应于冗余单元阵列中的一个缓解行。换言之，如图12所示，在具有包括八个行的冗余单元阵列10B的半导体存储器的实例中，存在图15的八个块选择电路。
地址信号Ai和击中信号bHIT分别被输入NAND电路19。此处，地址信号Ai，例如，当存在第二行时，导致n个位。此外，导致“H”的所有地址信号Ai仅与对应于所选的一行的块选择电路14A相关，而在对应于保持所有行不依赖被选择的块选择电路14A中，至少一个位变成“L”。
然后，在图11的地址信号Address选择存储单元阵列的缺陷行的情况下，由于击中信号bHIT变成“L”，行块选择信号RBS变成“L”，并且图11的驱动器11A导致非操作状态。另外，由于空闲行块选择信号SRBS变成“H”，图11的空闲驱动器11B导致操作状态。
另外，在图11的地址信号Address选择不包括存储单元阵列的缺陷位的行的情况下，由于击中信号bHIT变成“H”，空闲行块选择信号SRBS变成“L”，以及图11的空闲驱动器11B导致非操作状态。而且，由于行块选择信号SRBS变成“H”，图11的驱动器11A导致操作状态。
如上所述，根据第二实施例，因半自动关闭功能，实现具有作为存储单元的变阻元件且低功耗的半导体存储器是可能的。
(3)第三实施例图16显示了磁随机存取存储器的主要部分。
第三实施例涉及一种磁场写类型的磁随机存取存储器。
定时器12′的输出信号WWLE被输入驱动写字线WWL的驱动器22，并控制写字线WWL的驱动时间。在探测地址转换时，ATD电路13输出ATD信号到定时器12′。
首先，在执行地址转换时，定时器12′控制驱动器22和消能器(sinker)23，使得写电流在从执行那地址转换一时刻起的固定周期内在所选写字线WWL中流动。那么，在该固定周期过去后，在所选写字线WWL中流动的写电流被中断。
图17显示了定时器的实例。
WWLE是定时器12′的输出信号并决定了所选写字线WWL被激活的周期。当WWLE＝“H”时，所选写字线WWL被激活。
输出信号WWLE在由延迟电路的延迟量决定的固定周期内输出“H”，此时写信号WRITE变成“H”以及地址转换信号ATD变成“H”。换言之，所选写字线WWL的激活时间被延迟电路的延迟量控制。
(4)第四实施例图18显示了磁随机存取存储器的主要部分。
该实施例不同于作为第三实施例的图16的磁随机存取存储器，原因在于提供了具有用于缓解缺陷位的冗余单元RC的冗余单元阵列10B。
至于读电路，例如，由于可以使用图16所披露的电路，因而，在此处省略。
冗余电路15判断由其地址信号Address选择的地址(本实例中，为行)是否包括基于提前存储于芯片内的冗余数据的缺陷位以及地址信号Address。在缺陷位被计入的情况下，击中信号bHIT被置为“L”，而如果缺陷位没有被计入，击中信号bHIT被置为“H”。
块选择电路14A，在击中信号bHIT为“H”时，利用驱动器22A驱动存储单元阵列10A内的写字线WWL，同时使其输出信号RBS为“H”。在该时刻，空闲驱动器22B导致非操作状态。
块选择电路14B，当击中信号bHIT为“L”时，利用空闲驱动器22B驱动冗余单元阵列10B内的写字线WWL，同时使其输出信号SRBS为“H”。在该时刻，驱动器22A导致非操作状态。
定时器12′决定了驱动写字线WWL的周期；其输出信号WWLE被输入驱动器22A以及空闲驱动器22B。ATD电路13探测地址转换以提供ATD信号给定时器12′。
图19显示了存储单元阵列的驱动器/消能器的实例。
驱动器22A和消能器23A对应于存储单元阵列内的一行。换言之，驱动器/消能器，例如，存在并对应于存储单元阵列的行数。
行块选择信号RBS以及定时器的输出信号WWLE分别被输入NAND电路24。
此处，行块选择信号RBS包括地址信息，因此仅有对应于所选一行的驱动器22A被激活。
因此，在存储单元阵列的所选一行内，在行块选择信号RBS为“H”的时刻，如果定时器的输出信号WWLE变成“H”，则NAND电路24的输出信号变为“L”，且P型沟道MOS晶体管25变为ON。然后，从电流源26向写字线WWL提供写电流。
另外，在定时器的输出信号WWLE变成“L”时，NAND电路24的输出信号变成“H”以及P型沟道MOS晶体管25变成OFF，因此从电流源26向写字线WWL提供的写电流被中断。
附带要说的是，在行块选择信号RBS为“L”时，驱动器22A导致非操作状态。
图20显示了冗余单元阵列的驱动器/消能器的实例。
空闲驱动器22B和消能器23B对应于冗余单元阵列内的一个缓解行。换言之，例如，如图12所示，就具有包含八个行的冗余单元阵列10B的半导体存储器而言，有着八个驱动器/消能器。
在空闲行块选择信号SRBS为“H”的时刻，如果定时器的输出信号WWLE变为“H”，NAND电路24的输出信号变为“L”，并且P型沟道MOS晶体管25变为ON。然后，写电流从电流源26被提供给写字线WWL。
此外，由于在定时器的输出信号WWLE变为“L”时，NAND电路24的输出信号变为“H”且P型沟道MOS晶体管25变为OFF，因而由电流源26提供给写字线WWL的写电流被中断。
附带要说的是，在空闲行块选择信号SRBS为“L”时，空闲驱动器22B导致非操作状态。
(5)第五实施例图21显示了磁随机存取存储器的主要部分。
第五实施例涉及自旋注入写类型磁随机存取存储器。
定时器12′的输出信号BLE被输入用于驱动位线(写线)BLu、BLd的驱动器/消能器29、30，并控制位线BLu、BLd的驱动时间。在探测地址转换时，ATD电路13输出ATD信号到定时器12′。
首先，在执行地址转换时，在从该时刻开始的固定周期内，定时器12′控制驱动器/消能器29、30，使得用于写入所选位线BLu、BLd自旋注入电流流动。然后，在固定时间周期过去后，定时器12′中断了在所选位线BLu、BLd中流动的自旋注入电流。
(6)第六实施例图22显示了磁随机存取存储器的主要部分。
该实施例不同于作为第五实施例的图21的磁随机存取存储器，原因在于提供了一种具有用于缓解缺陷位的冗余单元RC的冗余单元阵列10B。
至于读电路，例如，由于可以使用图21所披露的电路，因而，在此被省略。
冗余电路15判断由其地址信号Address所选择的地址(本实例中，行)是否包括基于提前存储于芯片中的冗余数据的缺陷位以及地址信号Address。在缺陷位被计入的情况下，击中信号bHIT被置为“L”，而如果缺陷位不被计入，击中信号bHIT被置为“H”。
当击中信号bHIT被置为“H”，利用驱动器/消能器29A、30A，块选择电路14A驱动存储单元阵列10A内的位线BLu、BLd，同时使其输出信号RBS为“H”。在该时刻，空闲驱动器/消能器29B、30B导致非操作状态。
当击中信号bHIT被置为“L”，利用空闲驱动器/消能器29B、30B，块选择电路14B驱动冗余单元阵列10B内的位线BLu、BLd，同时使其输出信号SRBS为“H”。在该时刻，驱动器/消能器29A、30A导致非操作状态。
定时器12′决定了驱动位线BLu、BLd的周期；其输出信号BLE被输入驱动器/消能器29A、30A和空闲驱动器/消能器29B、30B。ATD电路13探测地址转换以提供ATD信号给定时器12′。
在存储单元阵列10A的所选一行内，在行块选择信号RBS为“H”的时刻，如果定时器的输出信号BLE变成“H”，则自旋注入电流被提供给位线BLu、BLd。此外，当定时器的输出信号BLE变成“L”，自旋注入电流被中断。在行块选择信号RBS为“L”时，驱动器/消能器29A、30A导致非操作状态。
在空闲行块选择信号SRBS为“H”的时刻，如果定时器的输出信号BLE变成“H”，自旋注入电流被提供给冗余单元阵列10B内的位线BLu、BLd。此外，当定时器的输出信号BLE变成“L”，自旋注入电流被中断。空闲行块选择信号SRBS为“L”，空闲驱动器/消能器29B、30B导致非操作状态。
3.结论根据本发明的实例，降低具有作为存储单元的变阻元件的半导体存储器的功耗是可能的。
对那些本领域技术人员来说，容易想出附加的优点和修改。因此，在其更广泛的方面本发明不限于此处所显示及描述的具体细节以及代表性的实施例。因此，可以进行各种不偏离由附加的权利要求及其等同物限定的精神实质和一般的发明性概念范畴的修改。
权利要求
1.一种半导体存储器，包括作为串联的变阻元件和转换元件的存储单元；与转换元件的控制终端相连的读字线；以及执行自动关闭操作的电路，使读字线自动地在从读操作开始的固定周期后受到非激活。
2.根据权利要求1的半导体存储器，进一步包括冗余单元；以及输出击中信号以选择存储单元和冗余单元之一的冗余电路，其中击中信号不通过自动关闭操作复位。
3.根据权利要求1的半导体存储器，其中写操作在读操作开始后开始。
4.根据权利要求3的半导体存储器，其中写操作的执行独立于自动关闭操作。
5.根据权利要求1的半导体存储器，其中固定周期的起始是执行地址转换的时间点。
6.根据权利要求1的半导体存储器，其中固定周期基于读出放大器的激活信号来决定。
7.根据权利要求1的半导体存储器，其中所述电路包括决定固定周期的定时器。
8.根据权利要求1的半导体存储器，其中半导体存储器符合SRAM规范，在该规范中在执行地址转换时，操作转向读操作。
9.根据权利要求1的半导体存储器，其中半导体存储器符合DRAM规范，该规范中芯片具有待命状态或激活状态。
10.根据权利要求1的半导体存储器，其中变阻元件为磁阻元件。
11.一种半导体存储器，包括作为变阻元件的存储单元；与存储单元相连的读线；连接于读线与读出放大器之间的转换元件；与转换元件的控制终端相连的列选择线；以及执行自动关闭操作的电路，该操作用于使列选择线自动在从读操作开始的固定周期后受到非激活。
12.根据权利要求11的半导体存储器，进一步包括冗余单元；以及输出击中信号以选择存储单元和冗余单元之一的冗余电路，其中击中信号不通过自动关闭操作复位。
13.根据权利要求11的半导体存储器，其中写操作在读操作开始后开始。
14.根据权利要求13的半导体存储器，其中写操作的执行独立于自动关闭操作。
15.根据权利要求11的半导体存储器，其中固定周期的起始为执行地址转换的时间点。
16.根据权利要求11的半导体存储器，其中固定周期基于读出放大器激活信号来决定。
17.根据权利要求11的半导体存储器，其中所述电路包括决定固定周期的定时器。
18.根据权利要求11的半导体存储器，其中半导体存储器符合SRAM规范，在该规范中在执行地址转换时，操作转向读操作。
19.根据权利要求11的半导体存储器，其中半导体存储器符合DRAM规范，在该规范中，芯片具有待命状态或激活状态。
20.根据权利要求11的半导体存储器，其中变阻元件为磁阻元件。
全文摘要
半导体存储器，包括作为串联的变阻元件和转换元件的存储单元以及与转换元件的控制终端相连的读字线。另外，半导体存储器包括执行自动关闭操作的电路使读字线RWL自动在从读操作开始的固周期后受到非激活。
文档编号G11C11/02GK101067966SQ20071010114
公开日2007年11月7日 申请日期2007年4月29日 优先权日2006年5月1日
发明者土田贤二 申请人:株式会社东芝