专利名称：双端口静态随机存取存储器的单元结构的制作方法
技术领域：
本揭示涉及静态随机存取存储器(SRAM)，特别是双端口静态随机存取存储器的单元结构。
背景技术：
在深次微米集成电路技术中，嵌入式静态随机存取存储器(static random access memory,以下简称为SRAM)装置成为高速通信、影像处理和系统单芯片 (system-on-chip, S0C)产品的常用存储单元。举例而言，双端口 (dual port, DP) SRAM装置允许平行运算，如一周期内IR(读)IW(写)或2R(读)，并因此具有比单端口 SRAM高的频宽。在缩减特征尺寸和增加封装密度的先进科技中，单元结构的低负载和高速为嵌入式存储器和系统单芯片产品的重要因素。具有短位线(BL)的薄式SRAM单元结构在位线RC 延迟上提供更好的性能。尽管如此，薄式单元结构遭遇一些问题，包括数据节点漏损、下拉 (pull-d0Wn，PD)/沟道栅(pass-gate，PG)装置和电流群聚的匹配等等。双端口 SRAM的特殊操作模式(平行运算)要求更多的下拉驱动能力以足以提供ON操作模式的2个端口。这更进一步需要设置给静态噪声容限(static noise margin,以下简称为SNM)的双倍贝他比(beta ratio) 0就此点而论，下拉装置的宽度将大约为单端口单元的两倍。考虑合理的 SNM，在双端口单元上的下拉和沟道栅装置之间的装置宽度比大约为2 4。此导致下拉装置的漏极端的L形或T形布局，并因此可能遭遇上述问题。所以希望有新的结构和方法以设法解决上述议题。
发明内容
为克服上述现有技术的缺陷，本揭示提供双端口静态随机存取存储器(static random access memory，以下简称为SRAM)单元的一实施例。双端口 SRAM单元包括用以数据存储的交叉耦合的第一和第二反相器，每一个反相器包括一上拉装置(PU)和多个下拉装置(PDs)；与上述2个交叉耦合的反相器配置在一起的多个沟道栅装置；以及用以读取和写入的与多个沟道栅装置(PGs)耦合的至少2个端口，其中每个上拉装置、下拉装置和沟道栅装置包括一鳍式场效晶体管(fin field-effect transistor，以下简称为FinFET) ；SRAM 单元中下拉装置数量和SRAM单元中沟道栅装置数量之间的比值大于1，且SRAM单元中的 FinFET数量等于或大于12。本揭示同时提供双端口 SRAM单元的另一实施例。此SRAM单元包括具有2个上拉装置(PUs)的第一 FinFET组，配置为形成第一和第二交叉耦合反向器的第一数量个下拉装置(PDs)；具有配置为形成至少2个端口的第二数量个沟道栅装置的第二 FinFET组，其中第一数量和第二数量之间的比值大于1。本揭示同时提供双端口 SRAM单元的另一实施例。此双端口 SRAM单元包括具有第一上拉晶体管(PUl)和多个第一下拉晶体管组(PDs)的第一反向器；具有第二上拉晶体管(PU2)和第二下拉晶体管组的第二反向器，第二反向器与第一反向器交叉耦合；与第一和第二反向器耦合以形成第一端口的第一沟道栅晶体管(Pk)；以及与第一和第二反向器耦合以形成第二端口的第二沟道栅晶体管，其中每个下拉装置和沟道栅装置包括一 η型 FinFET (nFinFET)且每个上拉晶体管包括一 ρ型FinFET (pFinFET)，以及SRAM单元中下拉装置数量和沟道栅装置数量之间的比值大于1。在本揭示的一例子中，鳍式主动特征为直线且一些鳍式主动特征为长的以形成二个FinFET，例如下拉装置和/或沟道栅装置，以提供在较广操作电压范围(从最高到最低的Vdd操作)下的沟道栅装置和下拉装置之间更好的装置轨迹/匹配。在另一实施例中， 有源区的简单形状解决下拉装置电流群聚问题以及微影技术邻近效应。在另一个较低操作电压的例子中，为了单元稳定性，达成较高的贝他比并且提供更好的静态噪声容限(SNM)。
图1所示为根据一实施例中本揭示各方面所绘制的双端口 SRAM装置示意图；图2所示为根据在另一实施例中本揭示各方面所绘制的双端口 SRAM装置示意图；图3所示为根据在另一实施例中本揭示各方面所绘制的双端口 SRAM装置示意图；图4和图5所示为根据一实施例中本揭示各方面所绘制的双端口 SRAM装置俯视图；图6和图7所示为根据各实施例中本揭示各方面所绘制的一部分双端口 SRAM装置的俯视图；图8-图16和图18-图19所示为根据各实施例中本揭示各方面所绘制的双端口 SRAM装置或其中一部分的俯视图；图17所示为根据另一实施实施例中本揭示各方面所绘制的双端口 SRAM装置示意图。其中，附图标记说明如下100、102、104、110、M8、250、258 双端口静态随机存取存储器(SRAM)单元；112 单位单元区域；114 单位单元边界；116、X_pitch 第一量度(第一方向)；118、Y_pitch 第二量度(第二方向)；120 N 阱区；122、122a_122b P 阱区；124、126a_126c、128、130a_130c、132、134 有源区；125-1 到 125-n、129-1 到 129_n 鳍式主动特征；136、138、140、144 栅极；146-1到146-16 接触窗特征；180、256、洸2 互连结构；182 Vcc 电源线；184、186 Vss 电源线；
188、190、204、206、WL、WL-A 字线；192、194、A-BL, B-BL, BL-A, BL-B, BL-A-bar、BL-B-bar 位线；196、198、A-BLB、B-BLB 反相位线；208、212 介层窗；240、242、244、246、252、254、260 双端口静态随机存取存储器(SRAM)装置；Metal-I 金属层；Node-U Node-2 节点；PD—ll、PD—12、PD—13、PD—14、PD—15、PD—16、PD—11 至Ij PD_ln、PD—l (n+1)至Ij PD-I (2n)、PD—21、PD—22、PD—23、PD—24、PD—25、PD—26、PD—21 至Ij PD_2n、PD_2(n+l)至Ij PD-2 (2n) 下拉装置；PG-1、PG-2、PG-3、PG-4、PG-11、PG-12、PG-21、PG-22、PG-31、PG-32、PG-41、PG-42 沟道栅装置；PU-I、PU-2 上拉装置；port-A、port_B 端口；Read_BL、R_BL 读取位线；Read-WL 读取字线；Write_BL、W_BL 写入位线；Write-WL 写入字线；ffrite_BLB, W-BLB 写入反相位线；Vcc 电源线；Vss 互补电源线。
具体实施例方式本揭示的各方面能借由同时阅读下列详细叙述与相对应的图示而更加了解。须强调的是，依照工业标准作法，各种不同的特征未按照比例绘制。事实上，各种不同特征的尺寸可任意增加或减少以便于讨论的明确。需了解的是，下列揭示提供很多不同的实施例或例子以实施发明的不同特征。组成成分和安排的特定例子在下列叙述以简化本揭示。这些例子当然只是举例，并且不应被限制。此外，本揭示可能在各例子中重复参考数字标号和/或字母。此重复是为了简化说明和明确而不会在本质上改变不同实施例和/或讨论的结构之间的关系。图1所示为根据一实施例中本揭示各方面所绘制的双端口 SRAM单元100的示意图。双端口 SRAM单元100包括多个鳍式场效晶体管(FinFETs)。双端口 SRAM单元100包括交叉耦合的第一和第二反相器。第一反相器包括以一 P型FinFET形成的第一上拉装置， 称为PU-1。第一反相器同时包括以并联模式配置的η型FinFET所形成的第一多个下拉装置。具体地说，第一多个下拉装置的漏极电气连接在一起，相对应的源极电气连接在一起， 且相对应的栅极电气连接在一起。第二反相器包括以一 P型FinFET形成的第二上拉装置， 称为PU-2。第二反相器同时包括以并联模式配置的η型FinFET所形成的第二多个下拉装置。对一平衡单元结构而言，第一多个下拉装置的数量和第二多个下拉装置的数量为相等。 在一实施例中，第一多个下拉装置包括3个η型FinFET，分别称为PD-11、PD-12和PD-13。在一实施例中，第二多个下拉装置包括3个η型FinFET，分别称为PD_21、PD_22和PD-23。
PU-UPD-IUPD-12和PD-13的漏极电气连接在一起，定义为第一漏极节点(或第一节点)。PU-2、PD-21、PD-22和PD-23的漏极电气连接在一起，定义为第二漏极节点(或第二节点)。PU-1、PD-11、PD-12和PD-13的栅极电气连接在一起并耦合至第二节点。PU-2、 PD-2UPD-22和PD-23的栅极电气连接在一起并耦合至第一节点。PU-I和的源极电气连接至电源线(Vcc电源线)。PD-IU PD-12、PD-13、PD-21、PD-22和PD-23的源极电气连接至互补电源线(Vss电源线)。在双端口 SRAM单元布局的一实施例中，PD-11、PD-12和PD-13 的源极电气连接至一第一 Vss电源线而PD-21、PD-22和PD-23的源极电气连接至一第二 Vss电源线。 双端口 SRAM单元100更进一步包括第一端口(port-A)和第二端口(port-B)。在一实施例中，第一端口和第二端口包括至少4个沟道栅装置，分别称为PG-1、PG-2、PG-3和 PG-4。每个沟道栅装置包括一 nFinFET。第一端口包括第一沟道栅装置(PG-1)和第二沟道栅装置(PG-幻。第二端口包括第三沟道栅装置(PGD和第四沟道栅装置(PG-4)。PG-I的源极电气连接至第一节点。PG-I的栅极电气连接至第一字线(称为port-Α WL)。PG-2的漏极电气连接至第一反相位线(A_BLB)。PG-2的源极电气连接至第二节点。PG-2的栅极电气连接至第一字线(port-A WL)。PG-3的漏极电气连接至第二位线(B_BL)。PG-3的源极电气连接至第一节点。PG-3的栅极电气连接至第二字线(port-B WL)。PG-4的漏极电气连接第二反相位线(B_BLB)。PG-4的源极电气连接至第二节点。PG-4的栅极端电气连接至一第二字线(port-B WL)。制造各种不同nFinFET和pFinFET的工艺包括蚀刻半导体以形成沟槽、部分填充此沟槽以形成浅沟槽绝缘(shallow trench isolation，STI)特征和鳍式有源区(fin active region)。为了增进本揭示，一外延半导体层可选择性地形成在此鳍式有源区上。在另一实施例中，制造各种不同FinFET的工艺包括在半导体基底上沉积一介电材料层、蚀刻此介电材料层以形成其中的沟道、选择性外延成长一半导体材料(例如硅)在半导体基底上的沟道内以形成鳍式有源区和STI特征。在另一实施例中，各种不同的FinFET 可能包括增强的迁移率和装置性能的应变特征。举例而言，PFinFET包括在硅基底上以外延成长的硅化锗。pFinFET包括在硅基底上以外延成长的碳化硅。在另一实施例中，各种不同的FinFET以高介电金属栅极(high k/metal gate)技术制造。本单元100可包括外加的装置例如外加下拉装置和沟道栅装置。具体地说，第一反相器包括配置为与PD-11、PD-12和PD-13配置类似的并联的数个下拉装置。更具体而言，第一反相器中下拉装置的漏极电气连接在一起。第一反相器中下拉装置的源极电气连接在一起。第一反相器中下拉装置的栅极电气连接在一起或形成一连续栅极。为了平衡， 第二反相器包括配置为与PD-11、PD-12和PD-13配置类似的并联的与第一反相器下拉装置相同数量的下拉装置。具体而言，第二反相器中下拉装置的漏极电气连接在一起。第二反相器中下拉装置的源极电气连接在一起。第二反相器中下拉装置的栅极电气连接在一起或形成一连续栅极。第一端口包括第一沟道栅装置或配置为并联的数个第一沟道栅装置(还是称为 PG-1)。具体而言，将上述数个第一沟道栅装置配置为漏极、源极和栅极分别电气连接在一起。更具体而言，第一沟道栅装置(PG-I)的漏极电气连接至第一位线(A_BL)。PG-I的源极电气连接至第一节点。PG-I的栅极电气连接至第一字线(port-Α WL)。
同样地，第一端口包括第二沟道栅装置或配置为并联的与第一沟道栅装置相同数量的第二沟道栅装置(还是称为PG-2)。具体而言，将上述数个第二沟道栅装置配置为漏极、源极和栅极分别电气连接在一起。更具体而言，PG-2的漏极电气连接至第一反相位线 (A_BLB)。PG-2的源极电气连接至第二节点。PG-2的栅极电气连接至第一字线(port-A WL)。第二端口包括第三沟道栅装置或配置为并联的与第一沟道栅装置相同数量的第三沟道栅装置(还是称为PG-3)。具体而言，将上述数个第三沟道栅装置配置为漏极、源极和栅极分别电气连接在一起。更具体而言，PG-3的漏极电气连接至第二位线(B_BL)。PG-3 的源极电气连接至第一节点。PG-3的栅极电气连接至第二字线(port-B WL)。第二端口包括第四沟道栅装置或配置为并联的与第一沟道栅装置相同数量的第四沟道栅装置(还是称为PG-4)。具体而言，将上述数个第四沟道栅装置配置为漏极、源极和栅极分别电气连接在一起。更具体而言，PG-4的漏极电气连接至第二反相位线(B_BLB)。 PG-4的源极电气连接至第二节点。PG-4的栅极电气连接至第二字线(port-B WL)。在SRAM单元100中，下拉装置的数量大于沟道栅装置的数量。具体而言，一比值 「R」定义为R = Npd/Npq，其中Npd为SRAM单元中下拉装置的数量以及Npq为SRAM单元中沟道栅装置的数量。比值R大于1以增加SRAM单元的漏取电流(sink current)、存取速度和装置可靠度。举例而言，此比值为3/2、2或5/4。单元内nFinFET和pFinFET的总数量大于12使得在揭示的配置中此比值R调整为大于1。在如图1所示之实施例中，比值R为 3/2且在一 SRAM单元内的FinFET总数量为12。图2所示为根据在另一实施例中本揭示各方面所绘制的双端口 SRAM单元102示意图。SRAM单元102类似图1的SRAM单元100，除了第一反相器包括4个下拉装置PD-11、 PD-12、PD-13和PD-14。同样地，为了平衡配置，第二反相器包括4个下拉装置PD-21、PD-22、 PD-23和PD-24。在此特定实施例中，比值R为V2 = 2。SRAM单元102总共有14个FinFET。图3所示为根据在另一实施例中本揭示各方面所绘制的双端口 SRAM单元104示意图。SRAM单元104类似图1的SRAM单元100，除了下拉装置的数量和沟道栅装置的数量都是SRAM单元100的二倍。在SRAM单元104中，第一反相器包括6个下拉装置PD-11、 PD-12、PD-13、PD-14、PD-15 和 PD-16。第二反相包括 6 个下拉装置 PD-21、PD-22、PD-23、 PD-24、PD-25和PD-26。此外，SRAM单元104包括8个沟道栅装置，配置为构成第一端口和第二端口。具体而言，第一端口(port-A)包括4个沟道栅装置PG-11、PG-12、PG-21和 PG-22。第二端口 (port-B)包括 4 个沟道栅装置 PG-31、PG-32、PG-41 和 PG-42。PG-11 和 PG-12的漏极电气连接至第一位线(A_BL)。PG-Il和PG-12的源极电气连接至第一节点。 PG-Il和PG-12的栅极电气连接至第一字线(称为port-Α WL)。PG-21和PG-22的漏极电气连接至第一反相位线(A_BLB)。PG-21和PG-22的源极电气连接至第二节点。PG-21和 PG-22的栅极电气连接至第一字线(port-Α WL)。PG-31和PG-32的漏极电气连接至第二位线(B_BL)。PG-31和PG-32的源极电气连接至第一节点。PG-31和PG-32的栅极电气连接至第二字线(port-B WL)。PG-41和PG-42的漏极电气连接至第二反相位线(B_BLB)。 PG-41和PG-42的源极电气连接至第二节点。PG-41和PG-42的栅极电气连接至第二字线 (port-B WL)。在此实施例中，比值R为6/4 = 3/2。SRAM单元104总共有22个FinFET。图4所示为根据一实施例中本揭示各方面所绘制的双端口 SRAM单元110的俯视图。在一实施例中，双端口 SRAM单元110为在一特定配置中的双端口 SRAM单元100的一部分。双端口 SRAM单元110包括双端口 SRAM的一个单元并且在半导体基底上形成。半导体基底包括硅。或者，基底包括锗、硅化锗或其他适合的半导体材料。半导体基底可包括其他合适的特征和结构。在一实施例中，半导体基底利用在支撑大块晶片上绝缘层的上方形成一层半导体材料来达到绝缘。此技术和结构称为绝缘层上覆半导体(SOI)。绝缘层上覆半导体(SOI)结构可以不同技术形成，包括氧注入隔离(SIMOX)、键合和回蚀刻(BESOI)以及带熔和再结晶(ZMR)。双端口 SRAM单元110形成于半导体基底的单位单元区域112。单位单元区域112 由单位单元边界114定义。在一实施例中，定义单位单元区域112于涵括第一方向的第一量度116以及涵括第二方向的第二量度118的长方形形状内，第二方向垂直于第一方向第一量度116比第二量度118长。分别称第一和第二量度(116和118)为较长节距和较短节距。第一和第二方向同样分别以数字116和118指称。SRAM单元110包括配置在单元中心部份的N阱区120。SRAM单元110更进一步包括配置在N阱区120两侧的P阱区122。在一实施例中，N阱区120和P阱区122延伸至单位单元边界内的多个单元。举例而言，N阱区120和P阱区122延伸至第二方向上4个或更多个单元。各种不同的有源区借由绝缘特征定义在基底内并且借由绝缘特征与其他有源区互相绝缘。绝缘特征经由合适的技术形成于半导体基底内。在一实施例中，绝缘特征经由浅沟槽绝缘(STI)技术形成。在另一实施例中，绝缘特征或者可经由硅局部氧化(L0C0Q技术形成。在另一实施例中，浅沟槽绝缘特征的形成包括在基底内蚀刻一沟槽并且填充一种或多种绝缘材料于此沟槽，例如氧化硅、氮化硅或氮氧化硅。填充的沟槽可具有复层结构，例如填充带有氮化硅的热氧化衬层于此沟槽。绝缘特征的形成定义半导体基底内的有源区。双端口 SRAM单元110利用鳍式有源区(鳍式主动特征)形成鳍式晶体管，例如 FinFET0鳍式有源区在半导体基底上形成并定义于SRAM单元110之内。鳍式有源区借由合适技术形成并且可由同时形成浅沟槽绝缘特征和鳍式有源区的工艺形成。在一实施例中，鳍式有源区经由一工艺形成，此工艺包括蚀刻半导体以形成沟槽、部分填充此沟槽以形成互相交错的浅沟槽绝缘(STI)特征和鳍式有源区(fin active region)。为了增进本揭示，一外延半导体层可选择性地形成在鳍式有源区上。在另一实施例中，形成鳍式有源区的工艺包括在半导体基底上沉积一介电材料层、蚀刻此介电材料层以形成其中的沟道以及选择性外延成长一半导体材料(例如硅)在半导体基底上的沟道内以形成鳍式有源区和STI 特征。在另一实施例中，各种不同的FinFET可能包括增强的迁移率和装置性能的应变特征。举例而言，PFinFET包括在硅基底上以外延成长的硅化锗。pFinFET包括在硅基底上以外延成长的碳化硅。在一实施例中，双端口 SRAM单元110包括形成于P阱区122内的第一有源区124、 第二有源区126、第三有源区1 和第四有源区130。双端口 SRAM单元110更进一步包括形成于N阱区120内的第五有源区132和第六有源区134。从第一有源区IM到第六有源区134沿着第二方向配置。第一到第六有源区或其中的子集可延伸至多个单元，例如在第二方向的4个或更多个单元。在一实施例中，每一有源区包括配置为形成各FinFET的一个或多个鳍式主动特征。在另一实施例中，在P阱区122中至少第一有源区124到第四有源区130的部分包括多个鳍式主动特征。在每一鳍式主动特征中，可形成一下拉装置(PD)、一沟道栅装置(PG) 或上述的组合。特别是每一鳍式主动特征包括1个PD、1个PG、2个PD、2个PG或PD/PG(1 个PD和1个PG)。在此实施例中，第一有源区1 包括朝向第二方向118的一鳍式主动特征(还是称为124)。沟道栅PG-2在鳍式主动特征IM上形成。第二主动特征1 包括3 个排成一列的鳍式主动特征，分别称为U6a、126b和126c。鳍式主动特征126b置于鳍式主动特征126a和126c之间。下拉装置PD_11、PD_12和PD-13分别在鳍式主动特征U6a、 126b和126c上形成。鳍式主动特征126b延伸得比鳍式主动特征126a和126c长。沟道栅装置PG-I如图4所示在鳍式主动特征126b上形成。同样地，为了 SRAM单元110的平衡结构，第三有源区1 包括朝向第二方向118 的一鳍式主动特征(还是称为128)。沟道栅PG-3在鳍式主动特征1 上形成。第四主动特征130包括3个排成一列的鳍式主动特征，分别称为130a、130b和130c。鳍式主动特征 130b置于鳍式主动特征130a和130c之间。下拉装置PD-21、PD-22和PD-23分别在鳍式主动特征130a、130b和130c上形成。鳍式主动特征130b延伸得比鳍式主动特征130a和 130c长。沟道栅装置PG-4如图4所示在鳍式主动特征130b上形成。各种栅极特征在双端口 SRAM单元110内形成以构成各种nFinFETs和pFinFETs。 栅极特征包括一栅极介电层(例如氧化硅)和配置在栅极介电层上的一栅极电极(例如掺杂复晶硅)。在另一实施例中，为了电路性能和制造的整合，栅极特征可替代性地或附加地包括其他适合的材料。举例而言，栅极介电层包括高介电常数的介电材料层。栅极电极包括金属，例如铝、铜、钨或其他适合的导电材料。各栅极朝向第一方向116并且与各有源区配置在一起以构成上拉装置、下拉装置和沟道栅装置。在本实施例中，将长栅极136配置为覆盖于鳍式主动特征U6a、126b和126c上方并且更进一步延伸以覆盖第五主动特征132上方，分别形成PD-11、PD-12、PD-13和PU-I。 同样地，将另一个长栅极138配置为覆盖于鳍式主动特征130a、130b和130c上方并且更进一步延伸以覆盖第六主动特征134上方，分别形成PD-21、PD-22、PD-23和PU-2。将短栅极 140配置于主动特征IM和126b上方并分别形成PG-2和PG-I。同样地，将另一个短栅极 144配置于主动特征1 和130b上方并分别形成PG-3和PG-4。在如图4所示的配置的另一实施例中，P阱区中的第一有源区IM到第四有源区 130以及相关的下拉装置和沟道栅装置对称地配置在N阱区120的两侧并具有对称的互连布线。图5所示为双端口 SRAM单元110的俯视图，包括互连布线。各种互连结构可用来耦合nFinFETs和pFinFETs以形成实际运作的双端口 SRAM单元。在一实施例中，PD-12的漏极借由分享共同的掺杂区电气连接至PG-I的源极，此掺杂区定义于鳍式有源区126b中并且位于PD-12和PG-I之间。在另一实施例中，PD-12的漏极借由硅化物特征(未在图中表示)电气连接至 PG-I的源极，此硅化物特征形成于鳍式有源区126b之内共同的掺杂区上。硅化物特征经由此领域中公知的工艺形成，例如自我对准硅化物(salicide)，并且可在相同的制造过程中与其他接触窗(contact)硅化物一起形成。在另一实施例中，PD-12的漏极借由接触窗特征电气连接至PG-I的源极，设计此接触窗特征为同时接触PD-12的漏极和PG-I的源极。接触窗的几何结构将在稍后更进一步说明。同样地，PD-22的漏极和PG-4的源极以与PD-12的漏极和PG-I的源极之间连接相似的方法电气连接，例如借由硅化物特征。将沟道栅PG-2的源极配置为借由各种不同互连技术电气连接至栅极136。在一实施例中，源极和栅极之间的互连是借由局部互连(local interconnect, Li)技术达成。在一实施例中，此局部互连利用栅极电极材料形成，例如复晶硅。在此情况中，复晶硅不只形成栅极电极，也同样形成互连。更具体地说，栅极电极延伸至目标源极区并且直接到达于此目标源极区之内的硅基底。或者，若栅极电极为金属栅极，则延伸此金属栅极以寻成局部互连。局部互连特征和栅极在同一制造过程中形成。在另一实施例中，此布线可选择性地借由经由接触窗特征的单元内布线达成，其中设计此接触窗特征为同时连接目标栅极和源极。同样地，PG-3的源极电气连接至栅极138。参照图5，双端口 SRAM单元110更进一步包括在栅极、漏极端、Vss连接和各个着陆
垫(例如硅化物特征)上的各个不同接触窗(以0表示并标示为126)。接触窗特征的位
置与配置是为了布线，包括将掺杂区或栅极电气连接至金属层。附加地或替代性地，设计接触窗特征为具有各种不同的几何结构以具有局部互连的功能。在一实施例中，针对一般接触窗功能，SRAM单元110的一个或多个接触窗特征设计为正方形，例如接触窗特征146-1到146-8。在一例子中，接触窗特征146-1到146-8布线至第一金属层或第二金属层中相对应的金属线。在另一实施例中，设计一个或多个接触窗特征为第一方向116上的长方形以连接同一反向器中多个下拉装置的漏极(或源极)，例如接触窗特征146-9到146-12。在另一实施例中，设计一个或多个接触窗特征为第二方向 118上的长方形以连接栅极/源极特征至栅极，例如接触窗特征146-13到146-16。在各个不同实施例中，将接触窗特征146-1布线至位线BL-B ；将接触窗特征146_2 布线至字线WL-B ；将接触窗特征146-3布线至位线BL-B-bar ；将接触窗特征146-4布线至电源线；将接触窗特征146-5布线至电源线；将接触窗特征146-6布线至位线 BL-A-bar ；将接触窗特征146-7布线至位线BL-A ；将接触窗特征146-8布线至字线； 将接触窗特征146-9布线至互补电源线Vss ；接触窗特征146-10设计为电气连接PD-21、 PD-22、PD-23和PU-2的漏极；接触窗特征146-11设计为电气连接PD-11、PD-12、PD-13和 PU-I的漏极；将接触窗特征146-12布线至互补电源线Vss ；接触窗特征146-13设计为电气连接栅极138和PG-3的源极；接触窗特征146-14设计为电气连接栅极138和PU-I的漏极；接触窗特征146-15设计为电气连接栅极136和PU-2的漏极；以及接触窗特征146-16 设计为电气连接栅极136和PG-2的源极。图6和图7所示为根据一实施例中本揭示各方面所绘制的双端口 SRAM单元110 的俯视图。更具体地说，双端口 SRAMl 10中的各个互连结构180在图6和图7中绘制和表示。在一实施例中，双端口 SRAM单元110包括至少三个互连层(例如金属层)。接触窗特征参考图5与相关叙述。双端口 SRAM单元110的互连结构180包括配置在第一金属层上方的第二互连层(称为第二金属层或M2)以及配置在第二金属层上方的第三互连层(称为第三金属层或M3)。先前叙述过的双端口 SRAM单元元件为了简化说明在图6中移除。参照图6，第二金属层包括基本上排列于双端口 SRAM单元110的第二方向的各金属线。在一实施例中，第二金属层包括一电源线(ycc电源线)182。Vcc电源线182透过各自的接触窗电气连接至Vrc着陆垫。电源线182基本上位于单元112的中心部份并沿着单元的第一量度。第二金属层也包括互补电源线，例如位于\c电源线182两侧的第一 Vss电源线184和第二 Vss电源线184。第一和第二 Vss电源线(184和186)分别电气连接至第一和第二 Vss连接。第二金属层包括分别位于单元两侧边界的第一字线(WL-A) 188和190。第一字线 188和190电气连接至图5的第一和第二字接触窗146-2和146-8。第二金属层包括第一位线(A-BL) 192和第二位线(B-BL) 194，分别电气连接至图5中相对应的位线接触窗146-7 和146-1。第二金属层包括第一反相位线(A-BL-bar) 196和第二反相位线(B-BL-bar) 198， 分别电气连接至第5途中相对应的位线接触窗146-6和146-3。在不同实施例中，第二金属层的金属线具有不同配置。一样参照图6，将耦合第二金属层至第三金属层的各个介层窗(via)合适地配置并形成于第二金属层上。在一实施例中，第二金属层的介层窗包括到达第二金属层的第一字线188的第一介层窗208、到达第二金属层的第一字线188的第二介层窗212。在本实施例中，Vdd电源线和Vss电源线其中至少一电源线配置于噪声屏蔽的二位线之间。参照图7，双端口 SRAM单元110的互连结构180包括位于第三金属层中用以字线布线的各金属线。第三金属层的金属线基本上沿着单元110的第一方向排列。第三金属层包括第一字线(WL-A) 204和第二字线(WL-B) 206。第一字线204经由第一介层窗208电气连接至PG-I和PG-2的栅极。第二字线206经由第二介层窗212电气连接至PG-3和PG-4 的栅极。根据各上拉装置、下拉装置和沟道栅装置的配置可不同地配置和/或排列各金属线。在参照图6和图7的一可供替代的实施例中，第二金属层包括第一反相位线 (A-BL-bar) 192和第二位线(B-BL) 194，分别电气连接至图5中相对应的位线接触窗146-7 和146-1。第二金属层包括第一位线(A-BL) 196和第二反相位线(B_BL_bar) 198，分别电气连接至图5中相对应的位线接触窗146-6和146-3。图8所示为另一个实施例中双端口 SRAM装置MO的俯视图，与图5的SRAM单元 110相似。图8和图5之间配置的差异从布局即可自我表述因此不再进一步详细叙述。在一实施例中，双端口 SRAM单元240为特定配置下图1的双端口 SRAM单元100的一部分。双端口 SRAM单元240的比值R为3/2。图9所示为另一个实施例中双端口 SRAM装置M2的俯视图。在一实施例中，双端口 SRAM 单元 242 的第一反相器包括 FinFEiTs PD_11、PD-12、PD-13、PD_14 和 PD-15 形成的5个下拉装置。双端口 SRAM单元M2的第二反相器包括FinFETs PD-21、PD_22、PD_23、 PD-24和PD-25形成的5个下拉装置。沟道栅装置PG-I到PG-4每个包括二个nFinFET。双端口 SRAM单元242的比值R为5/4。图10所示为双端口 SRAM装置M4的俯视图。在一实施例中，双端口 SRAM单元244 的第一反相器包括4个下拉装置。更确切地说，下拉装置PD-Il包括形成于P阱区的2个 nFinFET。同样地，下拉装置PD_12、PD_21和PD-22每个包括形成于P阱区的2个nFinFET。 双端口 SRAM单元244的比值R为5/4。图11所示为双端口 SRAM装置M6的俯视图。在一实施例中，下拉装置PD-11、 PD-12、PD-21和PD-22每个包括形成于P阱区的3个nFinFET。双端口 SRAM单元M6的比
12值R为3/2。在另一实施例中，图12为SRAM单元M8的俯视图。在图12中，一些特征为了简化说明而移除。图12所示的相似特征使用图4的相似标号。上拉装置、下拉装置和沟道栅装置全部以FinFET形成。双端口 SRAM单元248设计为长量度(长)沿着第一方向116以及短量度(宽)沿着第二方向118的长方形。双端口 SRAM包括配置于单元中心的N阱区 120和配置于SRAM单元248两侧部分(第一部分12 和第二部分122b)的P阱区。二个或多个鳍式主动特征132和134形成于N阱区120并且朝向第二方向118。将二个鳍式主动特征132和134配置为形成二个上拉装置PU-I和PU-2。多个鳍式主动特征在P阱区中形成并且朝向第二方向。配置多个鳍式主动特征以形成各下拉装置和沟道栅装置。选择下拉装置的数量和沟道栅装置的数量使比值R大于1。特别是鳍式主动特征125-1到125-n形成于P阱区的第一部分12 内。第一反相器的下拉装置PD-Il到PD-In并联排列并且形成于P阱区的第一部分12 内。参数「η」为整数。图12中只表示5个鳍式主动特征和5个下拉装置以示说明。参数「η」不局限于5。各栅极朝向第一方向116。第一栅极136设计为一直线、形成于P阱区的第一部分内、朝向第一方向并且跨越相对应的鳍式主动特征125-1到125-n 以形成第一反相器的下拉装置PD-Il到PD-ln。第一栅极更进一步延伸至N阱区并且形成 PU-1。因此第一反相器的下拉装置和上拉装置的栅极本质上连接在一起。设计第二反相器并且将其配置为与第一反相器相似以形成平衡的装置。在一实施例中，鳍式主动特征1四-1到形成于P阱区的第二部分122b内。第二反相器的下拉装置PD-21到PD-2n并联排列并且形成于P阱区的第二部分122b内。第二栅极138设计为一直线、形成于P阱区的第二部分内、朝向第一方向并且跨越相对应的鳍式主动特征1四_1 到以形成第二反相器的下拉装置PD-21到PD-2n。第二栅极138更进一步延伸至N 阱区并且形成PU-2。因此第二反相器的下拉装置和上拉装置的栅极本质上连接在一起。图 4和第8-11图的SRAM单元为SRAM单元M8的数个示范性实施例。图13为另一个实施例中SRAM单元250的俯视图。在图13中，一些特征为了简化说明而移除。图中所示的相似特征使用图4的相似标号。上拉装置、下拉装置和沟道栅装置全部以FinFET形成。将双端口 SRAM单元250设计为长量度(长)沿着第一方向116以及短量度(宽)沿着第二方向118的长方形。双端口 SRAM包括配置于单元中心的N阱区 120和配置于SRAM单元两侧部分(第一部分12 和第二部分122b)的P阱区。二个或多个鳍式主动特征132和134形成于N阱区120并且朝向第二方向118。将二个鳍式主动特征132和1；34配置为形成二个上拉装置PU-I和PU-2。多个鳍式主动特征形成于P阱区内并且朝向第二方向。此多个鳍式主动特征形成各下拉装置和沟道栅装置。选择下拉装置的数量和沟道栅装置的数量使比值R大于1。特别是鳍式主动特征125-1到125-n形成于P阱区的第一部分12 内。第一反相器的下拉装置PD-Il到PD-In并联排列并且分别形成于P阱区的第一部分12 内相对应的鳍式主动特征125-1到125-n之上。参数「η」为整数。图13中只表示3个鳍式主动特征和3个下拉装置以示说明。参数「η」不局限于3。除此之外，第一反相器的下拉装置PD-I (η+1)到 PD-I (2η)分别与下拉装置PD-Il到PD-In配对、并联排列并且形成于相对应的鳍式主动特征125-1到125-n之上，如图13所示。
第一栅极136的设计包括三部份。第一栅极136的第一部分设计为一直线、形成于P阱区的第一部分内、朝向第一方向并且跨越相对应的鳍式主动特征125-1到125-n以形成第一反相器的下拉装置PD-Il到PD-ln。第一栅极136的第二部分一样设计为一直线、 形成于P阱区的第一部分内、朝向第一方向并且跨越相对应的鳍式主动特征125-1到125-n 以形成第一反相器的下拉装置PD-I (n+1)到PD-I (2n)。第一栅极136的第一部分更进一步延伸至N阱区并且形成上拉装置PU-1。第一栅极更进一步包括第三部分，第三部分设计为一直线、朝向第二方向118并且连接至第一栅极136的第一和第二部分。因此第一反相器的下拉装置和上拉装置的栅极本质上连接在一起。设计第二反相器并且将其配置为与第一反相器相似以形成平衡的装置。在一实施例中，鳍式主动特征1四-1到形成于P阱区122b的第二部分内。第二反相器的下拉装置PD-21到PD-2n并联排列并且分别形成于P阱区的第二部分122b内相对应的鳍式主动特征129-1到之上。除此之外，第二反相器的下拉装置PD-2 (n+1)到PD-2 ^i)分别与下拉装置PD-21到PD-2n配对、并联排列并且形成于相对应的鳍式主动特征1四_1到 129-n之上，如图13所示。第二栅极138的设计包括三部份。第二栅极138的第一部分设计为一直线、形成于P阱区的第二部分内、朝向第一方向并且跨越相对应的鳍式主动特征1四-1到以形成第二反相器的下拉装置PD-21到PD-2n。第二栅极138的第二部分一样设计为一直线、 形成于P阱区的第二部分内、朝向第一方向并且跨越相对应的鳍式主动特征129-1到
以形成第二反相器的下拉装置PD-2 (n+1)到PD-2 (2n)。第二栅极138的第一部分更进一步延伸至N阱区并且形成上拉装置PU-2。第二栅极138更进一步包括第三部分，第三部分设计为一直线、朝向第二方向118并且连接至第二栅极138的第一和第二部分。因此第二反相器的下拉装置和上拉装置的栅极本质上连接在一起。在另一实施例中，沟道栅装置可以类似的方式配对使每个鳍式主动特征包括二个沟道栅鳍式晶体管。图14为另一个实施例中双端口 SRAM装置252的俯视图。双端口 SRAM装置252 包括第一反相器的4个下拉装置PD-11、PD-12、PD-13和PD-14。双端口 SRAM装置252也包括第二反相器的4个下拉装置PD-21、PD-22、PD-23和PD-24。双端口 SRAM装置252更进一步包括如图14所示配置的4个沟道栅装置PG-l、PG-2、PG-3和PG-4。双端口 SRAM装置252更进一步包括配置和设计为不同布线功能的各接触窗特征。举例而言，双端口 SRAM 装置252包括作为漏极连接的朝向第一方向116的长方形接触窗特征。在另一个例子中， 双端口 SRAM装置252包括作为源极和栅极连接的朝向第二方向118的长方形接触窗特征。 双端口 SRAM装置252更进一步包括如图14所示形成于第一金属层的各金属特征(各无阴影长方形)。双端口 SRAM装置252的比值R为2/1。图15为另一个实施例中双端口 SRAM装置邪4的俯视图。双端口 SRAM装置邪4包括第一反相器的6个下拉装置PD-11、PD-12、PD-13、PD-14、PD-15和PD-16。双端口 SRAM装置2 也包括第二反相器的6个下拉装置PD-21、PD-22、PD-23、PD-24、PD-25和PD-26。双端口 SRAM装置邪4更进一步包括如图15所示配置的8个沟道栅装置PG-11、PG-12、PG-21、 PG-22、PG-31、PG-32、PG-41和PG-42。双端口 SRAM装置2 更进一步包括配置和设计为不同布线功能的各接触窗特征。举例而言，双端口 SRAM装置2M包括作为漏极连接的朝向第一方向116的长方形接触窗特征。在另一个例子中，双端口 SRAM单元邪4包括作为源极和栅极连接的朝向第二方向118的长方形接触窗特征。双端口 SRAM单元252也包括如图 15所示形成于第一金属层的各金属特征(各无阴影长方形)。双端口 SRAM装置254的比值R为3/2。图14的双端口 SRAM装置252和图15的双端口 SRAM装置254为具有分段栅极的SRAM单元252的二个例子。图16为根据各实施例所绘制双端口 SRAM单元的一部份的俯视图。更具体而言， 图16中绘制并表示双端口 SRAM单元的互连结构256，例如图14的双端口 SRAM单元252或图15的254。互连结构256包括配置为各种布线的具有朝向第二方向118的各金属线的第二金属层以及具有朝向第一方向116的各金属线的第三金属层。图17所示为根据一实施实施例中本揭示各方面所绘制的双端口 SRAM单元258的示意图。双端口 SRAM单元258包括以与图1中SRAM单元100的一个端口类似的方式配置的读端口。双端口 SRAM单元258也包括具有读取下拉装置和读取沟道栅装置的读端口。在一实施例中，读端口包括一个或多个并联配置的读取下拉装置和一个或多个并联配置的读取沟道栅装置。读取下拉装置的源极连接至电源线Vss，读取下拉装置的漏极连接至读取沟道栅装置的源极并且读取下拉装置的栅极连接至第一反相器的漏极节点。读取沟道栅装置的源极连接至读取下拉装置的漏极，读取沟道栅装置的漏极连接至读取位线(read-BL)以及读取沟道栅装置的栅极连接至读取字线(read-WL)。在本实施例中，读端口包括2个下拉装置和2个沟道栅装置。图18所示为另一实施例中双端口 SRAM装置沈0的俯视图。在一实施例中，双端口 SRAM装置洸0为在一布局中双端口 SRAM单元258的一部分。在图18中，读端口包括2 个读取下拉装置RPD-Il和RPD-12。读端口也包括2个读取沟道栅装置RPG-Il和RPG-12。 双端口 SRAM装置沈0也包括第一金属层的各接触窗和金属线(无阴影长方形)。图19所示为根据各实施例所绘制的俯视的双端口 SRAM单元的一部份。更具体而言，图19中绘制并表示双端口 SRAM单元的互连结构沈2，例如图18的双端口 SRAM单元 2600互连结构262包括配置为各种布线的具有朝向第二方向118的各金属线的第二金属层以及具有朝向第一方向116的各金属线的第三金属层。在本实施例中，互连结构262包括金属线写入位线(W-BL)、写入反相位线(W-BLB)、读取位线(R-BL)、电源线Vdd以及互补电源线Vss。互连结构沈2也包括金属线写入字线(W-WL)和读取字线(R-WL)。互连结构 262可包括在第一金属层的其他金属特征。在各实施例中，所揭示的双端口 SRAM装置设法解决在相关技术中提到的问题。本揭示提供双端口 SRAM单元结构和具有配置为比值R大于1的多个上拉装置和多个沟道栅装置的布局。所揭示的结构和布局也对高介电常数/金属栅有益。一个或更多个其他的优点可表现在各实施例中。在一例子中，鳍式主动特征为直线且一些鳍式主动特征为长的以形成二个FinFET，例如下拉装置和/或沟道栅装置，以提供在较广操作电压范围(从最高到最低的Vdd操作)下的沟道栅装置和下拉装置之间更好的装置轨迹/匹配。在另一实施例中，有源区的简单形状解决下拉装置电流群聚问题以及微影技术邻近效应。在另一个较低操作电压的例子中，为了单元稳定性，达成较高的贝他比并且提供更好的静态噪声容限 (SNM)。以上所述为数个实施例的概述特征。本领域技术人员应了解他们可以轻而易举地利用本揭示为基础设计或调整其他工艺和结构以实行相同的目的和/或达成此处介绍的实施例的相同优点。本领域技术人员也应了解相同的配置不应背离本揭示的精神与范围， 在不背离本揭示的精神与范围下他们可做出各种改变、取代和交替。
权利要求
1.一种静态随机存取存储器(SRAM)单元包括第一反相器和第二反相器，此第一反相器和此第二反相器交叉耦合用以数据存储，每一个反相器包括一上拉装置和多个下拉装置；多个沟道栅装置，其与上述二个交叉耦合的此第一和此第二反相器配置在一起；以及至少二个端口，其与多个沟道栅装置耦合用以读取和写入，其中每个上拉装置、下拉装置和沟道栅装置包括一鳍式场效晶体管(FinFET)，SRAM单元中下拉装置的数量和SRAM单元中沟道栅装置的数量之间的一比值大于1，以及SRAM单元中鳍式场效晶体管的数量等于或大于12。
2.如权利要求1所述的SRAM单元，其中每个鳍式场效晶体管包括顶部为第一宽度且侧壁部分为第二宽度的一沟道，此第一宽度小于此第二宽度，且此SRAM单元更进一步包括形成于多个鳍式有源区之上的多个鳍式场效晶体管。
3.如权利要求1所述的SRAM单元，其中此比值为3/2、2和5/4其中之一。
4.如权利要求1所述的SRAM单元，包括一第一上拉装置(PUl)、一第一下拉装置(PDll)、一第二下拉装置(PDU)以及一第三下拉装置(PD13)，配置为形成此第一反相器，其中此第一上拉装置(PUl)、此第一下拉装置 (PDll)、此第二下拉装置(PDU)和此第三下拉装置(PDU)的漏极电气连接在一起以形成一第一漏极节点；一第二上拉装置(PU2)、一第四下拉装置(PD21)、一第五下拉装置(PD2》以及一第六下拉装置(PD23)，配置为形成此第二反相器，其中此第二上拉装置(PU2)、此第四下拉装置 (PD21)、此第五下拉装置(PD2》和此第六下拉装置(PD2!3)的漏极电气连接在一起以形成一第二漏极节点；一第--沟道栅装置(PGl)和--第二二沟道栅装置(PG2)，配置为形成一第一端口，其中此第--沟道栅装置(PGl)的--第--漏极电气连接至此第--端口的一位线，此第二二沟道栅装置(PG2)的--第二二漏极电气连接至此第--端口的一反相位线，此第--沟道栅装置(PGl)的--第--源极电气连接至此第--漏极节点，以及此第二二沟道栅装置(PG2)的--第二二源极电气连接至此第二二漏极节点；以及一第三三沟道栅装置(PG3)和--第四沟道栅装置(PG4)，配置为形成一第二端口，其中此第三三沟道栅装置(PG3)的--第三三漏极电气连接至此第二二端口的一位线，此第四沟道栅装置(PG4)的--第四漏极电气连接至此第二二端口的一反相位线，此第三三沟道栅装置(PG3)的--第三三源极电气连接至此第--漏极节点，以及此第四沟道栅装置(PG4)的--第四源极电气连接至此第二二漏极节点。
5.一种静态随机存取存储器(SRAM)单元包括一第一鳍式场效晶体管(FinFET)组，其具有二个上拉装置和第一数量个下拉装置，将此上拉装置和此下拉装置配置为形成交叉耦合的第一反相器和第二反相器；以及一第二鳍式场效晶体管组，其具有第二数量个沟道栅装置，将此沟道栅装置配置为形成至少二个端口，其中此第一数量比此第二数量大。
6.如权利要求5所述的SRAM单元，其中此第一反相器包括此下拉装置的第一子集，其中此下拉装置的此第一子集的漏极借由硅化物、长接触窗线和上述二者组合的其中之一电气连接在一起；以及此第二反相器包括此下拉装置的第二子集，其中此下拉装置的此第二子集的漏极借由硅化物、长接触窗线和上述二者组合的其中之一电气连接在一起。
7.如权利要求5所述的SRAM单元，更进一步包括 字线，其分别连接至此沟道栅装置的栅极；以及位线，其分别连接至此沟道栅装置的漏极，其中此字线的第一长度和此位线的第二长度之间的比值约大于3. 5 1。
8.如权利要求7所述的SRAM单元，更进一步包括二Vss电源线和一 Vdd电源线，其中此Vss电源线、此Vdd电源线和此位线形成于一第一金属层并且朝向一第一方向，以及此字线形成于在此第一金属层之上的一第二金属层，且此第二金属层朝向不同于此第一方向的一第二方向，其中此Vdd电源线和此Vss电源线中至少一电源线配置于二位线之间以屏蔽噪声。
9.一种双端口静态随机存取存储器(SRAM)单元包括一第一反相器，其具有一第一上拉晶体管(PUi)和一第一下拉晶体管组； 一第二反相器，其具有一第二上拉晶体管(P^)和一第二下拉晶体管组，此第二反相器与此第一反相器交叉耦合；一第一沟道栅晶体管组，其与此第一和此第二反相器耦合以形成一第一端口 ；以及一第二沟道栅晶体管组，其与此第一和此第二反相器耦合以形成一第二端口 ； 其中每个下拉装置和沟道栅装置包括一 η型鳍式场效晶体管(nFinFET)以及每个上拉晶体管包括一 P型鳍式场效晶体管(PFinFET)，且其中此SRAM单元中下拉装置的数量多于沟道栅装置。
10.如权利要求9所述的SRAM单元，其中此第一下拉晶体管组包括3个下拉晶体管PD11、PD12和PD13 ； 此第二下拉晶体管组包括3个下拉晶体管PD21、PD22和PD23 ； 此第一沟道栅晶体管组包括2个沟道栅晶体管PGl和PG2 ； 此第二沟道栅晶体管组包括2个沟道栅晶体管PG3和PG4 ；以及其中此PD12和此PGl形成于一第一连续鳍式有源区，且此PD22和此PG4形成于一第二连续鳍式有源区。
全文摘要
本揭示提供双端口静态随机存取存储器(static random access memory，以下简称为SRAM)单元的一实施例。双端口SRAM单元包括用以数据存储的交叉耦合的第一和第二反相器，每一个反相器包括一上拉装置(PU)和多个下拉装置(PDs)；与上述2个交叉耦合的反相器配置在一起的多个沟道栅装置；以及用以读取和写入的与多个沟道栅装置(PGs)耦合的至少2个端口，其中每个上拉装置、下拉装置和沟道栅装置包括一鳍式场效晶体管(fin field-effect transistor，以下简称为FinFET)；SRAM单元中下拉装置数量和SRAM单元中沟道栅装置数量之间的比值大于1，且SRAM单元中的FinFET数量等于或大于12。本揭示提供在较广操作电压范围下的沟道栅装置和下拉装置之间更好的装置轨迹/匹配。
文档编号G11C11/413GK102298963SQ20101055893
公开日2011年12月28日 申请日期2010年11月22日 优先权日2010年6月25日
发明者廖忠志 申请人:台湾积体电路制造股份有限公司