非易失性存储电路及其读、写、存储和恢复方法与流程

本发明涉及电子技术领域，尤其是涉及一种非易失性存储电路及其读、写、存储和恢复方法。

背景技术：

静态随机存取存储器(sram，staticrandomaccessmemory)是最常用的存储器之一，采用静态存储方式，以双稳态数据锁存器电路作为存储单元。sram的特点是读写速度快，并且需要较小的供电电压，功耗较低，并且无需配合内存刷新电路可提高工作效率，但掉电后数据不能保存。为了解决所述sram掉电后数据丢失的问题，在电路设计中，通常将sram与非易失性存储器(nvm，nonvolatilememory)结合，使得sram将自身存储的数据传输并存储于所述nvm，当电源关断时，sram的数据丢失，nvm中存储的数据却不丢失，当电源重新开启，nvm可再将存储的数据恢复至sram中，sram与nvm结合的非易失性存储电路可以兼顾sram读写速度快以及nvm掉电数据不丢失的优点。

图1是一种现有的非易失性存储电路的结构框图。在如图1所示的非易失性存储电路100中，作为存储电路的sram110可以为主流的6管sram(或称为6tsram)结构，所述sram110包括：由反相器inv1和inv2组成的双稳态数据锁存器，以及传输晶体管t1和t2，字线信号wl适于控制所述传输晶体管t1和t2，传输晶体管t1和t2分别连接第一位线bl和第二位线blb，所述双稳态数据锁存器具有第一锁存点q和第二锁存点qb，所述第一锁存点q和第二锁存点qb连接所述nvm120，所述nvm120适于存储所述第一锁存点q和第二锁存点qb的数据，并且掉电不丢失。所述nvm120可以为任何具有非易失特性的存储器件，如：电可擦可编程只读存储器(eeprom，electricallyerasableprogrammableread-onlymemory)或阻变式存储器(rram，resistiverandomaccessmemory)。

nvm120经常采用rram来实现，以存储sram110掉电丢失的数据。rram中的阻变式存储单元可以根据对其作用的电压不同表现出高阻态(highresistancestate，hrs)或低阻态(lowresistancestate，lrs)，从而实现存储sram110掉电丢失的数据的目的。现有技术的一种非易失性存储电路可以包括：所述sram110(6管sram)和两个阻变式存储单元，并由两个mos晶体管分别控制所述两个阻变式存储单元。

那么，在电子信息技术飞速发展的今天，如何将非易失性存储电路的功耗进一步降低成为一个重要的研究方向。

技术实现要素：

本发明解决的技术问题是进一步降低非易失性存储电路的功耗。

为解决上述技术问题，本发明实施例提供一种非易失性存储电路，包括：静态随机存取存储电路和阻变式存储电路；其中，所述静态随机存取存储电路包括：

双稳态锁存单元，具有第一锁存点和第二锁存点，所述第一锁存点和第二锁存点所存储的数据相反；

第一传输单元，其第一端连接第一位线，其第二端连接所述第一锁存点，其控制端连接字线，所述第一传输单元在所述字线的控制下导通或关断；

第二传输单元，其第一端连接第二位线，其第二端连接所述第二锁存点，其控制端连接字线，所述第二传输单元在所述字线的控制下导通或关断；

所述阻变式存储电路包括：控制单元、第一阻变式存储单元和第二阻变式存储单元；其中，

所述控制单元的第一输入端输入有第一开关控制信号，所述控制单元的第二输入端连接所述第一锁存点，所述控制单元的输出端连接所述第一阻变式存储单元的第一端和所述第二阻变式存储单元的第一端，所述控制单元在所述第一开关控制信号的控制下导通或关断；

所述第一阻变式存储单元的第二端连接所述第二位线；

所述第二阻变式存储单元的第二端连接所述第一位线。

可选的，在所述第一开关控制信号的控制下，所述控制单元适于控制所述第一阻变式存储单元和/或第二阻变式存储单元接收并存储所述第一锁存点所存储的数据，或者控制所述第一阻变式存储单元和/或第二阻变式存储单元将所存储的数据恢复至所述第一锁存点。

可选的，所述控制单元包括：第一nmos晶体管，所述第一nmos晶体管的栅极、源极和漏极分别连接所述控制单元的第一输入端、第二输入端和输出端。

可选的，所述双稳态锁存单元包括：第二nmos晶体管、第三nmos晶体管、第一pmos晶体管和第二pmos晶体管；其中，

所述第二nmos晶体管的栅极连接所述第一pmos晶体管的栅极，并连接所述第三nmos晶体管的漏极以及所述第二pmos晶体管的漏极，所述第二nmos晶体管的源极接地，所述第二nmos晶体管的漏极连接所述第一pmos晶体管的漏极，并连接所述第三nmos晶体管的栅极以及所述第二pmos晶体管的栅极；所述第三nmos晶体管的源极接地；所述第一pmos晶体管的源极连接电源；所述第二pmos晶体管的源极连接电源；所述第二nmos晶体管的漏极连接所述第一锁存点；所述第三nmos晶体管的漏极连接所述第二锁存点。

可选的，所述第一传输单元包括：第四nmos晶体管，所述第四nmos晶体管的栅极连接所述字线，所述第四nmos晶体管的源极连接所述第一位线，所述第四nmos晶体管的漏极连接所述第一锁存点。

可选的，所述第二传输单元包括：第五nmos晶体管，所述第五nmos晶体管的栅极连接所述字线，所述第五nmos晶体管的源极连接所述第二位线，所述第五nmos晶体管的漏极连接所述第二锁存点。

为解决上述技术问题，本发明实施例还提供一种以上所述的非易失性存储电路的读方法，包括：

利用所述第一开关控制信号控制所述控制单元关断，并利用所述字线控制所述第一传输单元和所述第二传输单元导通，所述第一位线和第二位线分别读取所述第一锁存点和第二锁存点存储的数据。

为解决上述技术问题，本发明实施例还提供一种以上所述的非易失性存储电路的写方法，包括：

利用所述第一开关控制信号控制所述控制单元导通，利用所述字线控制所述第一传输单元和所述第二传输单元导通，所述第一位线上的数据被写入所述第一锁存点，所述第二位线上的数据被写入所述第二锁存点；

并且/或者，所述第一阻变式存储单元和/或所述第二阻变式存储单元将其存储的数据写入所述第一锁存点。

为解决上述技术问题，本发明实施例还提供一种以上所述的非易失性存储电路的存储方法，包括：

控制所述第一位线输出为逻辑高电平，所述第二位线输出为逻辑低电平，利用所述第一开关控制信号控制所述控制单元导通，所述第一阻变式存储单元和/或第二阻变式存储单元接收并存储所述第一锁存点所存储的数据。

为解决上述技术问题，本发明实施例还提供一种以上所述的非易失性存储电路的恢复方法，包括：

控制所述第二位线输出为逻辑高电平，所述第一位线输出为逻辑低电平，利用所述第一开关控制信号控制所述控制单元导通，所述第一阻变式存储单元和/或第二阻变式存储单元将所存储的数据恢复至所述第一锁存点。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明实施例提供一种非易失性存储电路及其读、写、存储和恢复方法，所述非易失性存储电路包括：静态随机存取存储电路和阻变式存储电路；其中，所述静态随机存取存储电路包括：双稳态锁存单元，具有第一锁存点和第二锁存点，所述第一锁存点和第二锁存点所存储的数据相反；第一传输单元，其第一端连接第一位线，其第二端连接所述第一锁存点，其控制端连接字线，所述第一传输单元在所述字线的控制下导通或关断；第二传输单元，其第一端连接第二位线，其第二端连接所述第二锁存点，其控制端连接字线，所述第二传输单元在所述字线的控制下导通或关断；所述阻变式存储电路包括：控制单元、第一阻变式存储单元和第二阻变式存储单元；其中，所述控制单元的第一输入端输入有第一开关控制信号，所述控制单元的第二输入端 连接所述第一锁存点，所述控制单元的输出端连接所述第一阻变式存储单元的第一端和所述第二阻变式存储单元的第一端，所述控制单元在所述第一开关控制信号的控制下导通或关断；所述第一阻变式存储单元的第二端连接所述第二位线；所述第二阻变式存储单元的第二端连接所述第一位线。本发明实施例的非易失性存储器采用了两个阻变式存储单元配合一个静态随机存取存储电路，其中，利用一个控制单元控制两个阻变式存储单元，与现有技术相比，本发明实施例针对相同数量的阻变式存储单元减少了控制单元的数量，可有效降低非易失性存储电路的功耗，还可以进一步地提高非易失性存储电路的集成度。

附图说明

图1是一种现有的非易失性存储电路的结构框图；

图2是一种现有的非易失性存储电路的电路图；

图3是本发明实施例非易失性存储电路的结构框图；

图4是本发明实施例双稳态锁存单元的电路图。

具体实施方式

如背景技术部分所述，现有技术的非易失性存储电路的功耗需要进一步降低。

图2是一种现有的非易失性存储电路的电路图，非易失性存储电路200包括：sram210(例如可以为6管sram)和第一阻变式存储单元r1和第一阻变式存储单元r2，并由nmos晶体管t3和t4分别控制所述第一阻变式存储单元r1和第一阻变式存储单元r2。其中，所述sram210包括：双稳态锁存单元，具有第一锁存点q和第二锁存点qb，所述第一锁存点q和第二锁存点qb所存储的数据相反，第一传输单元(nmos晶体管t3)，其第一端连接第一位线bl，其第二端连接所述第一锁存点q，其控制端连接字线wl，所述第一传输单元在所述字线wl的控制下导通或关断，第二传输单元(nmos晶体管t4)，其第一端连接第二位线blb，其第二端连接所述第二锁存点qb，其控制端连接字线wl，所述第二传输单元在所述字线wl的控制下导通或关断。

rram的阻变式存储单元一般采用mim(metal-insulator-metal，金属层-绝缘层-金属层)结构，其中，所述绝缘层可以为氢氧化铪(hfo2)，金属层可以为氮化锡(tin)或“氮化锡(tin)和锡(ti)”。所述rram的阻变式存储单元可以有“set”和“reset”模式，其中，“set”模式对应于rram的阻变式存储单元从高阻态变化为低阻态，rram的阻变式存储单元存储的数据为“0”，而“reset”模式对应于rram的阻变式存储单元从低阻态变化为高阻态，rram的阻变式存储单元存储的数据为“1”。

本发明实施例针对图2所示的现有技术的非易失性存储电路200进行了改进，提供了一种非易失性存储电路，包括：静态随机存取存储电路和阻变式存储电路，其中，所述静态随机存取存储电路与现有技术相同，而所述阻变式存储电路包括：控制单元、第一阻变式存储单元和第二阻变式存储单元，其中，所述控制单元的第一输入端输入有第一开关控制信号，所述控制单元的第二输入端连接所述第一锁存点，所述控制单元的输出端连接所述第一阻变式存储单元的第一端和所述第二阻变式存储单元的第一端，所述控制单元在所述第一开关控制信号的控制下导通或关断，所述第一阻变式存储单元的第二端连接所述第二位线，所述第二阻变式存储单元的第二端连接所述第一位线，本发明实施例的非易失性存储电路相比于现有技术，具有更低的功耗，还进一步地提高了非易失性存储电路的集成度。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

需要指出的是，本发明提出的非易失性存储电路300可以为一种非易失性静态随机存取存储电路。

图3是本发明实施例非易失性存储电路的结构框图，如图3所示，本发明实施例提出的非易失性存储电路300包括：静态随机存取存储电路310和阻变式存储电路320；其中，所述静态随机存取存储电路310可以包括：

双稳态锁存单元330，具有第一锁存点q和第二锁存点qb，所述第一锁存点q和第二锁存点qb所存储的数据相反；

第一传输单元(图中未示出)，其第一端连接第一位线bl，其第二端连 接所述第一锁存点q，其控制端连接字线wl，所述第一传输单元在所述字线wl的控制下导通或关断；

第二传输单元(图中未示出)，其第一端连接第二位线blb，其第二端连接所述第一锁存点qb，其控制端连接字线wl，所述第二传输单元在所述字线wl的控制下导通或关断。

所述阻变式存储电路320可以包括：控制单元(图中未示出)、第一阻变式存储单元r1和第二阻变式存储单元r2。

其中，所述控制单元的第一输入端输入有第一开关控制信号swl，所述控制单元的第二输入端连接所述第一锁存点q，所述控制单元的输出端连接所述第一阻变式存储单元r1的第一端和所述第二阻变式存储单元r2的第一端，所述控制单元在所述第一开关控制信号swl的控制下导通或关断；所述第一阻变式存储单元r1的第二端连接所述第二位线blb；所述第二阻变式存储单元r2的第二端连接所述第一位线bl。

在所述第一开关控制信号swl的控制下，所述控制单元适于控制所述第一阻变式存储单元r1和/或第二阻变式存储单元r2接收并存储所述第一锁存点q所存储的数据，或者控制所述第一阻变式存储单元r1和/或第二阻变式存储单元r2将所存储的数据恢复至所述第一锁存点q。

在具体实施中，所述控制单元可以包括：第一nmos晶体管mn1，所述第一nmos晶体管mn1的栅极、源极和漏极分别连接所述控制单元的第一输入端、第二输入端和输出端。

图4是本发明实施例双稳态锁存单元的电路图。结合图3和图4所示，在具体实施中，所述双稳态锁存单元330可以包括：交叉耦合的反相器inv1和inv2，具体地，所述双稳态锁存单元330可以包括：第二nmos晶体管mn2、第三nmos晶体管mn3、第一pmos晶体管mp1和第二pmos晶体管mp2。

其中，所述第二nmos晶体管mn2的栅极连接所述第一pmos晶体管mp1的栅极，并连接所述第三nmos晶体管mn3的漏极以及所述第二pmos晶体管mp2的漏极，所述第二nmos晶体管mn2的源极接地vss，所述第 二nmos晶体管mn2的漏极连接所述第一pmos晶体管mp1的漏极，并连接所述第三nmos晶体管mn3的栅极以及所述第二pmos晶体管mp2的栅极；所述第三nmos晶体管mn3的源极接地vss，所述第一pmos晶体管mp1的源极连接电源vcc，所述第二pmos晶体管mp2的源极连接电源vcc，所述第二nmos晶体管mn2的漏极连接所述第一锁存点q，所述第三nmos晶体管mn3的漏极连接所述第一锁存点qb。

在具体实施中，所述第一传输单元可以包括：第四nmos晶体管mn4，所述第四nmos晶体管mn4的栅极连接所述字线wl，所述第四nmos晶体管mn4的源极连接所述第一位线bl，所述第四nmos晶体管mn4的漏极连接所述第一锁存点q。

在具体实施中，所述第二传输单元可以包括：第五nmos晶体管mn5，所述第五nmos晶体管mn5的栅极连接所述字线wl，所述第五nmos晶体管mn5的源极连接所述第二位线blb，所述第五nmos晶体管mn5的漏极连接所述第一锁存点qb。

本发明实施例非易失性存储电路300可以包括四种工作模式，分别为读、写、存储和恢复。

所述非易失性存储电路300的读模式与常规的sram读模式相同，读取非易失性存储电路300中所存储的数据的操作步骤可以包括：

利用所述第一开关控制信号swl控制所述控制单元(第一nmos晶体管mn1)关断，并利用所述字线wl控制所述第一传输单元(第四nmos晶体管mn4)和所述第二传输单元(第五nmos晶体管mn5)导通，所述第一位线bl和第二位线blb分别读取所述第一锁存点q和第一锁存点qb存储的数据。

所述非易失性存储电路300的写模式可以与常规的sram写模式相同，向非易失性存储电路300中的第一锁存点q和第二锁存点qb写入数据可以包括以下步骤：

利用所述字线wl控制所述第一传输单元(第四nmos晶体管mn4)和所述第二传输单元(第五nmos晶体管mn5)导通，所述第一位线bl上的 数据被写入所述第一锁存点q，所述第二位线blb上的数据被写入所述第一锁存点qb。

本发明实施例的非易失性存储电路300的写模式还可以包括：利用所述第一开关控制信号swl控制所述控制单元(第一nmos晶体管mn1)导通，所述第一阻变式存储单元r1和/或所述第二阻变式存储单元r2将其存储的数据写入所述第一锁存点q。

非易失性存储电路300可以将第一锁存点q存储的数据存储于所述第一阻变式存储单元r1和/或第二阻变式存储单元r2，使非易失性存储电路300进入所述存储模式，其存储模式可以包括：

控制所述第一位线bl输出为逻辑高电平，所述第二位线blb输出为逻辑低电平，利用所述第一开关控制信号swl控制所述控制单元(第一nmos晶体管mn1)导通，所述第一阻变式存储单元r1和/或第二阻变式存储单元r2接收并存储所述第一锁存点q所存储的数据。

若第一锁存点q存储的数据为“0”，负压偏置将使所述第二阻变式存储单元r2将变化为高阻态，所述阻变式存储电路320存储的数据为“1”；若第一锁存点q存储的数据为“1”，正压偏置将使所述第二阻变式存储单元r1将变化为低阻态，所述阻变式存储电路320存储的数据为“0”。

当电源vcc被关断时，所述静态随机存取存储电路310存储的数据丢失，但是由于非易失性存储电路300在存储模式时已将静态随机存取存储电路310存储的数据存储起来，并不会丢失，并且非易失性存储电路300可以在电源vcc再次开启时进入恢复模式，所述恢复模式可以包括：

控制所述第二位线blb输出为逻辑高电平，所述第一位线bl输出为逻辑低电平，利用所述第一开关控制信号swl控制所述控制单元(第一nmos晶体管mn1)导通，所述第一阻变式存储单元r1和/或第二阻变式存储单元r2将所存储的数据恢复至所述第一锁存点q。

需要说明的是，本文中的“逻辑高电平”指的是可被识别为数字信号“1”的电平范围，“逻辑低电平”指的是可被识别为数字信号“0”的电平范围，同时，本文中所提及的存储的数据“0”和“1”也指的是可被识别为数字信号“0”和“1” 的电平范围，二者是相对的概念，其具体电平范围并不做具体限制。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。