专利名称：能执行高速写入操作的半导体存储装置的制作方法
技术领域：
本发明是关于半导体存储器，尤其是关于同步半导体存储器的写入控制的一项发明。
通常，为配合中央处理器(CPU)速度的提高，有必要实现半导体存储器的高速读出和写入操作。为实现半导体存储器的高速读出和写入操作。日本专利公开(JP-A)在文件(特许公开·昭和61-148692，即148692/1986)中揭示了一个传统的半导体存储器，并将其作为第一种传统的半导体存储器。这第一类传统的半导体存储器具有一个内部管线结构。这第一类通用半导体存储器在读出操作时将一个地址访问路径分为多个阶段，以时间分割的方式来实现读出操作，以缩短一个周期的时间。在写入操作时，在一个缩短的周期时间内在读出放大器中写入数据是必要的。
日本专利公开(JP-A)在文件(特许公开·平1-137492，即137492/1989)中透露了另一个传统半导体存储器，并将其作为第二类传统半导体存储器。为缩短一个写入周期的时间，第二类传统半导体存储器包括多个并行的缓冲器。这些缓冲器分别由不同的定时控制来操作，以便再将这些缓冲器的输出传递出去。
然而，正象后面将要描述的那样，实现第一类和第二类传统半导体存储器的高速写入操作都是困难的。
因此，本项发明的一个目的是提供一个能够实现高速写入操作的半导体存储器。
本项发明的其他目的将随着叙述的深入而一目了然。
在对本发明要点的叙述中可以理解，半导体存储器是由大量的存储单元构成的，而在所述的存储单元中的一个特定单元里写入数据是按照写入地址进行的。
根据本发明，半导体存储器包括(A)控制信号发生器，用于在同步信号的基础上生成多个控制信号，而所述的控制信号相互间的相位不同，(B)列选择信号发生器，用于由所述的写入地址和控制信号来生成多个列选择信号，(C)锁存装置，用于与所述控制信号同步地锁存所述数据并作为被锁存的数据，(D)写入总线，将被锁存的数据提供给所述的存储单元，以及(E)写入器，根据所述的列选择信号将所存的数据写入所述的特定单元中的写入总线。
图1是一个第一类传统半导体存储器的电路图；图2是用于描述图1所示的第一类传统半导体存储器操作的波形图；图3是一个第二类传统半导体存储器的电路图；图4是用于描述图3所示的第二类传统半导体存储器操作的波形图；图5是作为本发明的一个最佳实施例的一个半导体存储器的电路图；图6是在图5所示的半导体存储器中所用的一个控制信号生成电路的实例的电路图；图7是用于描述图5所示的半导体存储器的操作的波形图。
图8是图5所示半导体存储器所用的列选择信号发生器的一个例子的电路图；图9是描述半导体存储器操作的波形图，该半导体存储器具有图8中所示的列选择信号发生电路。
参见图1，首先叙述第一类传统半导体存储器，以促进对本发明的理解。图示的半导体存储器100包括第O到第J个输入级1-O至1-J，这里J代表一个正整数。该半导体存储器还包括一个YSW选择电路2，一个锁存信号发生电路40，一个附加的输入级5，一个数据输入缓冲器6，一个锁存器电路8，和多个位线对BLT/N。
第j个输入级1-j与第j个地址终端Aj连接，以接收第j个外部地址Aj，这里，j在O与J之间变化。对于输入级和地址终端而言均是如此。依据第j个外部地址Aj，第j个输入级输出第j个地址Yj。接收第j个地址Yj之后，YSW选择电路2产生第j个YSW选择信号，以便选择第j个列线YSW。锁存信号发生电路40接收同步信号Q后，输出锁存信号Q′。附加的输入级5经由DQ端接收数据后，向数据输入缓冲器6传送。数据输入缓冲器6将该数据缓冲后作为写入数据输出到数据传输线BUS。锁存电路8依据锁存信号Q′将写入数据作为锁存数据锁存起来，然后将其输出到写总线对WBUST/N上去。每个位线对BLT/N有一个读出放大器SA,SA通过列选择线YSW中的一个与总线对WBUST/N连接。而且，每个位线对BLT/N均与一个配有一个晶体管和一个电容器的存储单元MC连接。
参见图2和图1，假定正整数为3。而且，假定YSW选择电路2依据外部地址AO、AO+1、AO+2、和AO+3分别选择了列选择线YSWi、YSWi+1、YSWi+2和YSWi+3。
正如上面叙述的那样，在地址AO、AO+1、AO+2、和AO+3的存储单元中分别写入外来数据D1、D2、D3和D4时，在同步信号Q的每个上升沿，数据输入缓冲器6将缓冲数据D1、D2、D3和D4输出到数据传输线BUS上去。锁存电路8依据锁存信号Q′将数据D1、D2、D3和D4锁存起来，然后发送到写总线对WBUST/N上去。
如上所述，YSW选择电路2依据外部地址AO、AO+1、AO+2、和AO+3，分别选择列选择线YSWi、YSWi+1、YSWi+2和YSWi+3。当列选择线YSWi+1出现高电位时，位线对BLT/N与和列选择线YSWi相一致的写总线对WBUST/N相连。结果，锁存数据被写入字线WLi为高电位的存储单元MC中。
在图2所示的例子中，当列选择线YSWi、YSWi+1、YSWi+2和YSWi+3出现高电位时，写总线对WBUST/N分别与位线对BLT/NO、BLT/N1、BLT/N2和BLT/N3相连。锁存数据D1、D2、D3和D4作为写入数据分别被写入存储单元MCO、MC1、MC2和MC3之中。
至于第二类传统半导体存储器，参照图3来加以描述。图示的半导体存储器200包括第O至J个输入级1-O至1-J，这里J代表一个正整数。该半导体存储器还包括一个YSW选择电路2，一个锁存电路31，一个锁存信号发生电路41，一个附加的输入级5，第一个输入数据缓冲器60，第二个输入数据缓冲器61，一个选择电路81，和多个位线对BLT/N。
第j个输入级1-j与第j个地址终端Aj连接，以接收第j个外部地址Aj，这里，j可在O至J之间变化，对于输入级和地址终端而言均是如此。依据第j个外部地址Aj，第j个输入级输出第j个地址Yj。接收第1至第J个地址Y1至YJ之后，YSW选择电路2生成第1至第J个YSW选择信号，以便选择1至第J个列选择线YSW1至YSWJ。锁存电路31在同步信号Q的作用下锁存第0个地址Y0以便产生作为输出选择信号的锁存地址IY0。锁存信号发生电路41接收同步信号Q之后，在输出选择信号IY0的作用下输出第一与第二个锁存信号Q0和Q1。附加输入级5从DQ终端接收数据后把该数据传送到第一和第二个数据输入缓冲器60和61。第一个数据输入缓冲器60在第一个锁存信号Q0的作用下将该数据作为一个缓冲数据进行缓冲，然后将这第一个经过缓冲的数据输出到数据传输线BUS0上去。第二个数据输入缓冲器61在第二个锁存信号Q1的作用下将该数据作为第二个缓冲数据进行缓冲，然后将这第二个经过缓冲的数据输出到数据传输线BUS1上去。在输出选择信号IY0的作用下，选择电路81将经过第一和第二缓冲的数据分别传送到写总线对WBUST/N0和写总线对WBUST/N1上面去。每个位线对BLT/N都有一个读出放大器SA并经由相应的列选择线YSW与写总线对WBUST/N连接。而且，每个位线对BLT/N都与一个具有一个晶体管和一个电容器的存储单元MC连接。
参见图4和图3，假定正整数为3。而且，假定YSW选择电路2依据外部地址A0+1、A0+2和A0+3分别选择了列选择线YSWi和YSWi+1。
在地址为AO、AO+1、AO+2、和AO+3的存储单元中分别写入外部数据D1、D2、D3和D4时，在同步信号Q的每个上升沿，锁存电路31的输出选择信号IY0在C1和C3周期均处于低电位。输出选择信号IY0在C2和C4周期中处于高电位。当输出选择信号IY0处于低电位时，锁存信号发生电路41在同步信号Q的作用下输出第一个锁存信号Q0。当输出选择信号IY0处于高电位时，锁存信号发生电路41在同步信号Q的作用下输出第二个锁存信号Q1。在第一个锁存信号Q0的上升沿，第一个数据输入缓冲器60将第一个经过缓冲的数据输送到数据传输线BUS0上。在第二个锁存信号Q1的上升沿，第二个数据输入缓冲器61将第二个经过缓冲的数据输送到数据传输线BUS1上。
当输出选择信号IY0处于低电位时，数据传输线BUS0上的第一个经过缓冲的数据被传送给写总线对WBUST/N0。当输出选择信号IY0处于高电位时，数据传输线BUS1上的第二个经过缓冲的数据被传送给写总线对WBUST/N1。这样，YSW选择电路2就按照第1到第3个地址Y1到Y3而选择了列选择线YSWi和YSWi+1中的一条线。
在图4所示的例子中，根据外部地址AO,AO+1、AO+2、和AO+3，分别选择线YSWi、YSWi、YSWi+1和YSWi+1。当列选择线YSWi处于高电位时，在列选择线YSWi的作用下，位线对BLT/N与写总线对WBUST/N相连。结果，数据被写入字线WLi为高电位的存储单元MC中。
在图4所示的例子中，当列选择线YSWi处于高电位时，位线对BLT/N0、BLT/N1、BLT/N2和BLT/N3分别与写总线对WBUST/N0、WBUST/N0、WBUST/N1和WBUST/N1相连。数据D1、D2、D3和D4作为写入数据分别被写入存储单元MC0、MC1、MC2、和MC3之中。
如上所述，当列选择线处于高电位时，写总线对与位线相连。结果，数据被写入由字线选择的存储单元。在写入操作中，当列选择线处于高电位时，有必要将位线上的数据反相。在反相之前，如果列选择线处于低电位，则该数据在与位线连接的读出放大器的作用下变为初始状态。因此，为将位线上的数据反相，有必要使列选择线在最小时间间隔t内处于高电位。
在图1中，在一个周期内列选择线处于高电位。因此，最小的写入周期时间即为最小的时间间隔t。
在图3中，在两个周期内数据D1被存储在写总线对WBUST/N上。因此，最小的写入周期时间可为t/2。
另外，由于在一个周期结束之后相关数据D2被传输到写总线WBUST/N1上，因此，写总线WBUST/N1在一个周期内是与位线BLT/N1相连的。在图4中，浓淡点网格线表示写总线WBUST/N1和位线BLT/N1之间处于断开状态。
在外部地址A0在周期D1内传输到半导体存储器而外部地址A0+2在D2周期内传输到半导体存储器的情况下，列选择线YSWi仅在一个周期内处于高电位。在外部地址A0是同一个地址的情况下，由于数据传输线BUS0和写总线对WBUST/N0是共用的，数据在一个周期内被存储起来。在下一个周期，数据D2在一个周期内被存储起来。因此，在图3中最小写入周期时间成为最小的时间间隔t。
如上所述，在第一个和第二个通用半导体存储器中，最小写入周期的时间都是由最小的时间间隔t决定的。因此，以比最小时间间隔t决定的预定速度更快的高速度实行写入操作是很困难的。
参照图5，根据本发明的第一实施例继续对半导体存储器进行叙述。图示的半导体存储器300包括第O个至J个输入级1-O到1-J，这里J代表一个正整数。半导体存储器300包括一个YSW选择电路2，一个计数器电路3，一个控制信号发生电路10，一个附加的输入级5，一个数据输入缓冲器6，一个列选择信号生成部分11，第一个和第二个锁存器电路8A和8B，第一个和第二个开关电路13A和13B，以及多个位线对BLT/N0。
第j个输入级1-j与第j个地址终端Aj连结，以接收第j个外部地址Aj，这里，j可以在O和J之间变化，对于输入端和地址终端而言均是如此。在第j个外部地址Aj的作用下，第j个输入级输出第j个地址Yj。在第j个地址Yj的作用下，YSW选择电路2产生第j个YSW选择信号，以选择第j个列选择线YSW。在图示的例子中，YSW选择电路2产生YSW选择信号YSWi、YSWi+1、YSWi+2、和YSWi+3。
计数器电路3对同步信号进行计数以生成一个计数信号CNT。控制信号发生电路10接收同步信号Q和计数信号CNT，以便在计数信号CNT的控制下输出第一个和第二个控制信号QA和QB。控制信号QA和QB相互间存在第一个和第二个相位差。附加输入级5通过DQ终端来接收数据并把该数据发送到数据输入缓冲器6。数据输入缓冲器中的数据输出到数据传输线BUS上去。
列选择信号生成部件11有多个锁存器电路。在图示的例子，列选择信号生成部件11有4个锁存器电路，虽然只有两个锁存器电路图示在图5之中。列选择信号发生部件11接收YSW选择信号YSWi、YSWi+1、YSWi+2、和YSWi+3。列选择信号发生部件11在第一个控制信号OA的作用下锁存YSW选择信号YSWi、YSWi+1、YSWi+2、和YSWi+3。，以便产生列选择信号YSWiA、YSWi+1A、YSWi+2A、和YSWi+3A。列选择信号发生部件11在第二个控制信号QB的作用下锁存YSW选择信号YSWi、YSWi+1、YSWi+2、和YSWi+3，以便产生列选择信号YSWiB、YSWi+1B、YSWi+2B、和YSWi+3B。
在第一个控制信号QA的作用下，第一个锁存器电路8A将缓冲数据作为第一个锁存数据来锁存，并将这第一个锁存数据输出到写总线WBUST/NA上去。在第二个控制信号QB的作用下，第二个锁存器电路8B将缓冲数据作为第二个锁存数据来锁存，并将这第二个锁存数据输出到写总线对WBUST/NB上去。
位线对BLT/N0有一个读出放大器SA，并通过第一个开关电路13A与写总线对WBUST/NA连接。位线对BLT/N0通过第二个开关电路13B与写总线对WBUST/NB连接。而且，位线对BLT/N0与具有一个晶体管和一个电容器的存储单元MC0连接。第一个和第二个开关电路13A和13B受列选择信号的控制。在图示的例子中，半导体存储器有4个读出放大器SA,4个开关电路13A，和4个开关电路13B，虽然在图5中只示出了2个读出放大器SA,2个开关电路13A，和2个开关路13B。
参见图6，控制信号发生电路10包括一个延迟电路10a，一个反相器电路10b，以及第一个和第二个AND(与门)电路10c和10d。延迟电路10a接收同步信号Q。延迟电路10a给同步信号Q一个预置延迟以产生延迟信号。延迟信号被传送到第一个和第二个AND电路10c和10d。第二个AND电路10d接收计数信号CNT并在延迟信号和计数信号CNT之间执行一个逻辑乘法，以产生第二个控制信号QB。计数信号CNT被传送到反相器电路10b进行反相后，经过反相的信号送往第一个AND电路10c。第一个AND电路10c在延迟信号和经过反相的信号之间执行一个逻辑乘法，以产生第一个控制信号QA。
正象从以上叙述中迅速理解的那样，控制信号发生电路10是在计数信号CNT处于低电位时生成第一个控制信号QA的。当计数信号CNT处于高电位时，控制信号发生电路10生成第二个控制信号QB。控制信号发生电路10和计数器电路3共同作为一个控制信号发生装置。
参见图7及图5，假定正整数J等于3。在地址为AO、AO+1、AO+2、和AO+3的存储单元中分别写入外部数据D1、D2、D3和D4时，在同步信号φ的每个上升沿，数据输入缓冲器6将经过缓冲的数据D1、D2、D3和D4输送到数据传输线BUS上去。计数器电路3在同步信号上升沿的控制下进行计数。计数信号CNT的电位与外部地址无关。
在图7所示的例子中，在C1和C3周期内，计数信号CNT均为低电位。在C2和C4周期内，计数信号CNT均为高电位。因此，控制信号发生电路10在C1和C3周期内均产生第一个控制信号QA。在C2和C4周期内，控制信号发生电路10生成第二个控制信号QB。在C1周期，缓冲数据D1在第一个控制信号QA的作用下被锁存在第一个锁存器电路8A中，并将被传输到写总线对WBUST/NA上去。在C2周期内，缓冲数据D2在第二个控制信号QB的作用下被锁存在第二个锁存器电路8B中，并将被传输到写总线对WBUST/NB上去。由于第一个控制信号QA在C2周期内为低电位，缓冲数据D1被存储在写总线对WBUST/NA上。
在C3周期，数据传输线BUS上的缓冲数据D3在第一个控制信号QA的作用下被传送到写总线对WBUST/NA上去。结果，缓冲数据D3出现在写总结对WBUST/NA上面。这时，在写总线对WBUST/NB上面存储着缓冲数据D2。由于每两个周期才产生一个第一和一个第二控制信号QA和QB，因此，在两个周期内，数据被存储在写总线对WBUST/NA和WBUST/NB中。
在图7中，YSW选择电路2根据外部地址AO、AO+1、AO+2、和AO+3，分别选择数据位选择线YSWi、YSWi+1、YSWi+2、和YSWi+3。在C1周期，列选择信号发生电路11接收列选择信号YSWi。在第一个控制信号QA的作用下，列选择信号发生电路11生成列选择信号YSWiA。因此，列选择线YSWiA变为高电位。由于第二个控制信号QB不被送往列选择信号发生电路11，则列选择线YSWiB处于低电位。
在C2周期，列选择信号发生电路11接收列选择信号YSWi+1。列选择信号发生电路11在第二个控制信号QB的作用下，选择列选择线YSWi+1B。这时，第一个控制信号QA处于低电位。因此，列选择线YSWiA处于高电位。
在C3周期，列选择信号发生电路11接收列选择信号YSWi+2。列选择信号发生电路11在第一个控制信号QA的作用下，选择列选择线YSWi+2A。这时，列选择线YSWi处于低电位。因此，列选择线YSWiA处于低电位。由于第二个控制信号QB处于低电位，则列选择线YSWiB+1B处于高电位。
正象从以上叙述中迅速理解的那样，由于每两个周期产生一个第一控制信号和一个第二控制信号QA和QB，则在这两个周期中两条列选择线均处于高电位。当列选择线YSWiA处于高电位时，被列选择线YSWiA选中的位线对BLT/N与写总线对WBUST/NA相连。数据被写入字线WLi为高电位的存储单元MC中。当列选择线YSWi+1A、YSWi+2A、和YSWi+2A都处于高电位时，数据以类似的方式被写入字线WLi为高电位的存储单元MC。与此类似，当列选择YSWiB处于高电位时，被列选择线YSWiB选中的位线对BLT/N与写总线对WBUST/NB相连。数据被写入字线WLi为高电位的存储单元MC之中。当列选择线YSWi+1B、YSWi+2B、和YSWi+3B都为高电位时，数据以类似的方式被写入字线WLi为高电位的存储单元MC。
更具体地说，当列选择线YSWiA、YSWi+1B、YSWi+2B、和YSWi+3B被列选择信号发生电路11选中的话，则位线对BLT/N0、BLT/N1、BLT/N2和BLT/N3分别与写总线对WBUST/NA、WBUST/NB、WBUST/NA、和WBUST/NB相连。结果，写入数据D1、D2、D3和D4被分别写入存储单元MC0、MC1、MC2、和MC3之中。
参见图8来描述列选择信号发生部件11。列选择信号发生部件11包括多个如图1中所描述的锁存器电路。列选择信号发生部件11中的每个锁存器电路包括多个场效应晶体管11a。而且，每个锁存电路还包括第一到第六个反相器11b到11g以及第一到第二个NOR(或非门)电路11h到11i。
还将对列选择信号发生部件12中的一个锁存器进行描述。该锁存器电路接收数位选信号YSWi以及第一和第二个控制信号QA和QB。接收数据选择信号YSWi之后，当第一个控制信号QA处于高电位时，该锁存器电路选择列选择线YSWiA。当第二控制信号QB处于高电位时，该锁存器电路选择列选择线YSWiB。当列选择线YSWiB被该锁存器电路选中时，第一个NOR电路输出一个低电位信号。结果，列选择线YSWiA未被该锁存器电路选中。
当数选择信号YSWi+1、YSWi+2、和YSWi+3传送到列选择信号发生部件12时，列选择信号发生电路11在第一个和第二个控制信号QA和QB的作用下，分别选择列选择线YSWi+1A、YSWi+1B、YSWi+2A、YSWi+2B、YSWi+3A、和YSWi+3B。
由于列选择信号发生部件11按如上所述的方式选择列选择线，则写入数据在两个周期内如图9中所示，以图3中连带描述的类似方式被存储起来。
正如从上面叙述的例子中迅速理解的那样，列选择线或写总线对的数据在两个周期内被存储起来。在两个周期内，数据被传输到由列选择线选中的位线上去。因此，与通用半导体存储器相比，使时钟频率增加一倍是可能的。
通过对本发明及其所选实施例的描述，对于那精于这方面技术的人士而言，以其他各种方式将本项发明付诸实践是很可能的事情，但都在本发明范围内。
权利要求
1.一个半导体存储器，其特征在于，它包括许多存储单元，并根据写入地址将数据写入这些单元中的一个特定单元，它还包括控制信号发生部件，用于根据同步信号来生成多个控制信号，而所述的控制信号具有相互不同的相位。列选择信号发生部件，根据所述的写入地址和所述的控制信号来生成多个列选择信号；锁存器部件，将所述的数据作为与所述的控制信号同步的锁存数据锁存起来；写总线部件，用于将所述的锁存数据提供给所述的存储单元；以及写入部件，用于根据所述的列选择信号将所述的写总线部件上的所述锁存数据写入到所述的特定存储单元当中去。
2.根据权利要求1中所述的一个半导体存储器，其特征在于，其中，所述的半导体存储器还包括位于所述的写总线部件和所述的存储单元之间的开关部件，所述的开关部件由所述的列选择信号来开、关。
3.根据权利要求2中所述的一个半导体存储器，其特征在于，其中，所述的列选择信号发生部件根据所述的控制信号，在所述的写入地址的基础上，来锁存一个输入地址信号，以产生所述的列选择信号。
4.根据权利要求1中所述的一个半导体存储器，其特征在于，其中，所述的写总线部件至少具有两个写总线对。
5.根据权利要求4中所述的一个半导体存储器，其特征在于，其中，所述的写总线部件具有第一和第二个写总线对。
6.根据权利要求5中所述的一个半导体存储器，其特征在于，其中，所述的控制信号发生部件根据所述的同步信号产生第一和第二个控制信号。
7.根据权利要求6中所述的一个半导体存储器，其特征在于所述的开关部件包括第一和第二个开关电路，它们是以所述的列选择信号为基础而开关的；所述的第一总线对通过所述的第一个开关电路而与所述的存储单元连接；而且所述的第二总线对通过所述的第二个开关电路而与所述的存储单元连接。
8.根据权利要求7中所述的一个半导体存储器，其特征在于所述的列选择信号发生部件在所述的第一个控制信号的作用下锁存所述的输入地址信号以便产生一个列选择信号，所述的列选择信号发生部件在所述的第二个控制信号的作用下锁存所述的输入地址信号以便产生第二个列选择信号；所述的第一个开关电路以所述的第一个列选择信号为基础进行开关；而且所述的第二个开关电路以所述的第二个列选择信号为基础进行开关。
9.根据权利要求8中所述的一个半导体存储器，其特征在于，其中所述的锁存数据在两个周期内被保存在所述的第一个和所述的第二个写总线对的每一个线对上，以便写入所述的特定存储单元之中去。
全文摘要
一个半导体存储器具有多个存储单元,根据写入地址在这些存储单元中的一个特定单元中写入数据。半导体存储器包括一个控制信号发生部件,用于在同步信号的控制下生成多个控制信号。一个列选择信号发生部件接收写入地址和控制信号以产生多个列选择信号。一个锁存器部件用于把数据作为与控制信号同步的锁存数据而锁存起来。一个写总线部件把锁存数据传送到存储单元。一个写入部件在列选择信号的控制下将锁存数据写到特定存储单元中的写总线部件上。
文档编号G11C11/407GK1215892SQ98123538
公开日1999年5月5日 申请日期1998年10月27日 优先权日1997年10月27日
发明者持田义史 申请人:日本电气株式会社