静态随机存取存储器的制造方法
【技术领域】
[0001]本发明涉及一种静态随机存取存储器(SRAM，Static Random Access Memory)，尤其涉及一种静态随机存取存储器的存储单元。
【背景技术】
[0002]静态随机存取存储器SRAM为一种半导体存储器，以双稳态闩锁电路，如，叉耦式CMOS反相器(cross-coupled CMOS inverters)作存储单元。如何以最有效率方式存取静态随机存取存储器为本技术领域一项重要课题。
【发明内容】
[0003]根据本发明一种实施方式所实现的一种静态随机存取存储器，包括:第一双稳态存储单元、第一位线、第一补充位线、第一字线、第二字线。第一双稳态存储单元具有第一存取端、第二存取端、第一存取开关以及第二存取开关。该第一存取开关经该第一字线控制，该第一存取开关耦接该第一存取端至该第一位线，该第二存取开关经该第二字线控制，该第二存取开关耦接该第二存取端至该第一补充位线。该第一存取开关以及该第二存取开关的分开控制使得所揭露的静态随机存取存储器存取更有效率。
[0004]本发明中的双稳态存储单元可以使用更少的晶体管来达到同时有多个读操作和写操作的技术效果，使得静态随机存取存储器节省更多的空间，并且更有效率。
[0005]下文特举实施例，并配合所附图示，详细说明本
【发明内容】
。
【附图说明】
[0006]图1A为根据本发明一种实施方式所实现的静态随机存取存储器。
[0007]图1B为根据本发明一种实施方式图解该静态随机存储器的字线控制模块，其中特别关于双稳态存储单元的字线以及双稳态存储单元的字线的控制。
[0008]图1C为根据本发明一种实施方式所实现的静态随机存取存储器的信号图。
[0009]图2A图解8晶体管(8T)存储单元实现的静态随机存取存储器。
[0010]图2B为根据本发明一种实施方式图解静态随机存储器的一字线控制模块。
[0011]图2C为根据本发明另一种实施方式所实现的静态随机存取存储器的信号图。
[0012]图3显示8晶体管储存单元的另一种实施方式。
【具体实施方式】
[0013]以下叙述列举本发明的多种实施例。以下叙述介绍本发明的基本概念，且并非意图限制本
【发明内容】
。实际发明范围应依照权利要求书而界定。
[0014]图1A为根据本发明一种实施方式所实现的静态随机存取存储器100。以下以存储单元阵列中共享一组位线BL以及补充位线BLB的两个双稳态存储单元BCl以及BC2为例，说明静态随机存取存储器100的结构。
[0015]双稳态存储单元BCl以及BC2在此实施例中以叉耦式CMOS反相器(cross-coupled complementary metal oxide semiconductor inverters)实现，親接电源VDD以及地端⑶N。位线BL耦接感测放大器SA1，感测放大器SAl从位线BL分析出数据READl。补充位线BLB耦接感测放大器SA2，感测放大器SA2从补充位线BLB分析出数据READ2。写入数据DATAIN则是由写入电路Write_C在写入使能信号WREN使能时通过位线BL以及补充位线BLB写入启动的双稳态存储单元中。
[0016]双稳态存储单元BCl具有两存取端Nll以及N12，且对应两存取开关SWll以及Sff 12,分别由两条字线WLl I以及WLl2控制。存取开关SWl I用以耦接存取端NI I至位线BL。存取开关SWl2用以耦接存取端NI2至位线BLB。双稳态存储单元BC2具有两存取端N21以及N22，且对应两存取开关SW21以及SW22，分别由两条字线WL21以及WL22控制。存取开关SW21用以耦接存取端N21至位线BL。存取开关SW22用以耦接存取端N22至位线BLB。通过使能字线WLll以及字线WL22上的信号、且禁能字线WL12以及字线WL21上的信号，双稳态存储单元BCl的数据经位线BL传递至感测放大器SAl读出为数据READ1、且双稳态存储单元BC2的数据经补充位线BLB传递至感测放大器SA2读出为数据READ2。通过使能字线WL12以及字线WL21上的信号、且禁能字线WLll以及字线WL22上的信号，双稳态存储单元BCl的数据经该补充位线BLB传递至感测放大器SA2读出为READ2、且双稳态存储单元BC2的数据经位线BL读出传递至感测放大器SAl读出为数据READl。关于写入操作，写入使能信号WREN启动，双稳态存储单元BCl以及双稳态存储单元BC2的数据写入为分时实现。双稳态存储单元BCl的数据写入包括操作字线WLll以及字线WL12上的信号导通存取开关Sffll以及存取开关SW12，使写入数据DATAIN经写入电路Write_C以及位线BL与补充位线BLB灌入双稳态存储单元BCl。双稳态存储单元BC2的数据写入包括操作字线WL21以及字线WL22上的信号导通存取开关SW21以及存取开关SW22，使写入数据DATAIN经写入电路ffrite_C以及位线BL与补充位线BLB灌入双稳态存储单元BC2。其中写入电路Write_C包括:两个晶体管、一个反相器、一个闩锁电路。由于写入电路Write_CF是本发明重点，所以此处不再累述。从而，本实施例的双稳态存储单元BCl或BC2仅有6个晶体管，其中仅有2个作为存取开关的晶体管，但是仍可同时完成一次写操作或者2次读操作。
[0017]图1B为根据本发明一种实施方式图解静态随机存储器100的字线控制模块102，其中特别关于双稳态存储单元BCl的字线WLll以及WL12以及双稳态存储单元BC2的字线WL21以及WL22的控制。解码器104根据时钟信号CLK操作，根据地址输入addrA以及地址输入addrB产生解码输出S11、S12、S21以及S22。解码器10包括解码单元DEC11、DEC12、DEC21以及DEC22。串接的反相器INVll以及INV12耦接该解码输出Sll至字线WL11。反相器INV13具有输入端耦接写入使能信号WREN、且具有输出端。与非门Gll具有第一输入端耦接该解码输出Sll以及第二输入端耦接该写入使能信号WREN，且具有输出端。与非门G21具有第一输入端耦接反相器INV13的该输出端以及第二输入端耦接该解码输出S12，且具有输出端。与非门G13具有第一输入端耦接该与非门Gll的该输出端，且具有第二输入端耦接该与非门G12的该输出端，且具有输出端耦接字线WL12。串接的反相器INV21以及INV22耦接该解码输出S21至字线WL21。反相器INV23具有输入端耦接该写入使能信号WREN、且具有输出端。与非门G21具有第一输入端耦接该解码输出S21以及第二输入端耦接该写入使能信号WREN，且具有输出端。与非门G22具有第一输入端耦接该反相器INV23的该输出端以及第二输入端耦接该解码输出S22，且具有输出端。与非门G23具有第一输入端耦接该与非门G21的该输出端，且具有第二输入端耦接该与非门G22的该输出端，且具有输出端耦接字线WL22。地址输入addrA指示写入数据DATAIN至该双稳态存储单元BCl时，解码器104启动该解码输出S11，且该写入使能信号WREN使能，字线WLll以及WL12—同启动。地址输入addrA指示写入数据DATAIN至该双稳态存储单元BC2时，解码器104启动该解码输出S21，且该写入使能信号WREN使能，字线WL21以及WL22—同启动。读取操作时，写入使能信号WREN禁能。地址输入addrA指示读取该双稳态存储单元BCl的数据时，该解码器104启动该解码输出S11，字线WLll启动使位线BL与双稳态存储单元BCl连接，字线WL12不受字线WLll状况影响。地址输入addrA指示读取该双稳态存储单元BC2的数据时，解码器104启动该解码输出S21，字线WL21启动使位线BL与双稳态存储单元BC2连接，字线WL22不受字线WL21状况影响。地址输入addrB指示读取该双稳态存储单元BCl的数据时，解码器104启动该解码输出S12，字线WL12启动使补充位线BLB与双稳态存储单元BCl连接。地址输入addrB指示读取该双稳态存储单元BC2的数据时，该解码器104启动该解码输出S22，字线WL22启动使补充位线BLB与双稳态存储单元BC2连接。
[0018]图1C为信号图，参考图1A以及图1B的电路结构操作静态随机存取存储器100。写入使能信号WREN使能时，静态随机存取存储器100令写入数据DATAIN写入该地址输入addrA所指示的双稳态存储单元BC1，对应双稳态存储单元BCl的字线WLll以及WL12使能，位线BL以及补充位线BLB与双稳态存储单元BCl相连，写入数据DATAIN写入双稳态存储单元BC1。静态随