作。第三或非门N0R3可以接收第五存储体激活信号BA〈5>和第六存储体激活信号BA〈6>以执行或非操作。第四或非门N0R4接收第七存储体激活信号BA〈7>和第八存储体激活信号BA〈8>以执行或非操作。第一与非门NAND1可以接收第一或非门N0R1的输出信号和第二或非门N0R2的输出信号以执行与非操作。第二与非门NAND2可以接收第三或非门N0R3的输出信号和第四或非门N0R4的输出信号以执行与非操作。第五或非门N0R5可以接收第一与非门NAND1的输出信号和第二与非门NAND2的输出信号以执行或非操作，并且产生模式信号IDLE以作为输出。信号合成器212可以在第一存储体激活信号至第八存储体激活信号BA〈1:8>全部都被禁止成具有逻辑“低”电平时产生被使能成具有逻辑“高”电平的模式信号IDLE。信号合成器212可以在第一存储体激活信号至第八存储体激活信号BA〈1:8>中的至少一个被使能成具有逻辑“高”电平时产生被禁止成具有逻辑“低”电平的模式信号IDLE。在其它实施例中，信号合成器212的电路可以多于或少于八个存储体，并且基于存储体的数目逻辑操作会有变化。
[0030]参见图4，温度信号锁存电路23可以包括选择发送器231和锁存单元232。选择发送器231可以在模式信号IDLE被使能成具有逻辑“高”电平时将温度信号TS传送至第一节点ND1。选择发送器231可以在模式信号IDLE被禁止成具有逻辑“低”电平时终止温度信号TS至第一节点ND1的传送。锁存单元232可以反相地缓冲第一节点ND1处的信号，以产生温度锁存信号TS_LAT。锁存单元232可以在模式信号IDLE被禁止成具有逻辑“低”电平时锁存第一节点ND1处的信号和第二节点ND2处的信号。在其它实施例中，可以利用温度信号锁存电路23的可替代配置，温度信号锁存单元23用于响应于模式信号IDLE来产生温度锁存信号TS_LAT并且锁存温度锁存信号TS_LAT。
[0031]参见图5，S/A电路25可以包括:存储单元251、位线S/A 252、第一功率信号驱动器253和第二功率信号驱动器254。
[0032]存储单元251可以包括第一单元晶体管N1 (例如，NM0S晶体管)和电气耦接至第一单元晶体管N1的源极的第一单元电容器C1。如果电气耦接至第一单元晶体管N1的栅极的字线SWL在执行刷新操作时被选择性地使能成具有逻辑“高”电平，则第一单元晶体管N1可以被导通并且可以在第一单元电容器C1和电气耦接至第一单元晶体管N1的漏极的位线BL之间引起电荷共享现象。字线SWL可以在正执行诸如像读操作或写操作之类的激活操作时被选中。
[0033]位线S/A 252可以接收第一功率信号RT0和第二功率信号SB以感测和放大位线BL与互补位线BLB之间的电压电平差。更具体地，位线S/A 252可以感测在位线BL与互补位线BLB之间产生的由于电荷共享现象引起的电压差，并且可以放大位线BL与互补位线BLB之间的电压差。
[0034]第一功率信号驱动器253可以包括第一 NM0S晶体管N2、第二 NM0S晶体管N3和第三NM0S晶体管N4。第一 NM0S晶体管N2、第二 NM0S晶体管N3和第三NM0S晶体管N4可以配置成响应于第一功率控制信号SAP1、第二功率控制信号SAP2和第三功率控制信号SAP3来驱动第一功率信号RT0。第一 NM0S晶体管N2可以在第一功率控制信号SAP1被使能成具有逻辑“高”电平时导通以将第一功率信号RT0驱动至第一驱动电压VDD1。第二 NM0S晶体管N3可以在第二功率控制信号SAP2被使能成具有逻辑“高”电平时导通以将第一功率信号RT0驱动至第二驱动电压VC0RE。第三NM0S晶体管N4可以在第三功率控制信号SAP3被使能成具有逻辑“高”电平时导通以将第一功率信号RT0驱动至第三驱动电压VDD2。在一个实施例中，第三驱动电压VDD2可以具有比第一驱动电压VDD1相对高的电压电平，而第一驱动电压VDD1可以具有比第二驱动电压VC0RE相对高的电压电平。第一驱动电压VDD1、第二驱动电压VC0RE和第三驱动电压VDD2可以在不同的实施例中设定成具有不同的电压电平。
[0035]第二功率信号驱动器254可以包括第四NM0S晶体管N5，其响应于第四功率控制信号SAN来驱动第二功率信号SB。第四NM0S晶体管N5可以在第四功率控制信号SAN被使能成具有逻辑“高”电平时导通以将第二功率信号SB驱动至接地电压VSS。
[0036]将参照图6和图7描述具有前述配置的半导体系统的实施例的操作。
[0037]如图6中所示，在时刻“T11”，如果字线SWL被使能成具有逻辑“高”电平，则由于电荷共享现象可以在位线BL和互补位线BLB之间产生电压差。电压差可以是相对小的电压差。在从时刻“T12”延伸直到时刻“T13”的第一时段期间，第一功率控制信号SAP1可以被使能成具有逻辑“高”电平，以将第一功率信号RTO驱动至第一驱动电压VDD1。第一功率信号RTO被供应到的位线S/A 252可以感测和放大位线BL与互补位线BLB之间的电压差。第一驱动电压VDD1可以是从外部设备或外部系统供应的电源电压以执行过驱动操作。在从时刻“T13”延伸直到时刻“T14”的第二时段期间，第二功率控制信号SAP2可以被使能成具有逻辑“高”电平，以将第一功率信号RTO驱动至第二驱动电压VCORE。第一功率信号RTO被供应到的位线S/A 252可以感测和放大位线BL与互补位线BLB之间的电压差。第二驱动电压VCORE可以是供应至存储单元阵列区(未示出)的内部电压。在从时刻“T14”延伸直到时刻“T15”的第三时段期间，当温度锁存信号TS_LAT具有逻辑“高”电平时，由于第三功率控制信号SAP3被使能成具有逻辑“高”电平，所以第一功率信号RTO可以被驱动至第三驱动电压VDD2。第一功率信号RTO被供应到的位线S/A 252可以感测和放大位线BL与互补位线BLB之间的电压差。第三驱动电压VDD2可以是从外部设备或外部系统供应的电源电压以执行过驱动操作。
[0038]如图7中所示，在时刻“T21”，如果字线SWL被使能成具有逻辑“高”电平，则由于电荷共享现象可以在位线BL与互补位线BLB之间产生电压差。电压差可以是相对小的电压差。在从时刻“T22”延伸直到时刻“T23”的第四时段期间，第一功率控制信号SAP1可以被使能成具有逻辑“高”电平，以将第一功率信号RT0驱动至第一驱动电压VDD1。第一功率信号RT0被供应到的位线S/A 252可以感测和放大位线BL与互补位线BLB之间的电压差。第一驱动电压VDD1可以是从外部设备或外部系统供应的电源电压以执行过驱动操作。在从时刻“T23”延伸直到时刻“T24”的第五时段期间，第二功率控制信号SAP2可以被使能成具有逻辑“高”电平，以将第一功率信号RT0驱动至第二驱动电压VC0RE。第一功率信号RT0被供应到的位线S/A 252可以感测和放大位线BL与互补位线BLB之间的电压差。当温度锁存信号TS_LAT具有逻辑“低”电平时，由于第三功率控制信号SAP3被禁止成具有逻辑“低”电平，所以可以把第一功率信号RT0可以驱动至第三驱动电压VDD2。
[0039]如上所述，半导体系统的一个实施例可以根据半导体器件2的内部温度将供应至位线S/A 252的第一功率信号RT0驱动至第三驱动电压VDD2。也就是说，半导体系统可以在半导体器件2的内部温度相对高于预定温度时，将第一功率信号RT0驱动至第三驱动电压VDD2。半导体系统的一个实施例可以在半导体器件2的内部温度相对低于预定温度时不把第一功率信号RT0驱动至第三驱动电压VDD2。这会导致功耗降低。由于半导体器件2内部温度降低所以存储单元的数据保持时间可以得以增加。当半导体器件2的内部温度相对低于预定温度时，位线S/A 252可以在没有过驱动操作的情况下感测和放大位线和互补位线BLB之间的电压差。温度信号TS可以在激活操作未被应用到半导体器件2的所有存储体(未示出)时更新。由于温度信号TS在位线S/A 252的执行期间不更新，所以可以减少故障数。
[0040]如图8中所示，半导体系统的一个实施例可以包括控制器3和半导体器件4。半导体器件4可以包括:模式信号发生器41、温度传感器42、温度信号发生器43、功率控制信号发生器44和感测放大器(S/A)电路45。
[0041]控制器3可以产生命令信号CMD和地址信号ADD，并且可以将产生的命令信号CMD和地址信号ADD传送至半导体器件4。命令信号CMD和地址信号ADD可以经由公共传输线(未示出)或经由相应的传输线(未示出)传送至半导体器件4。
[0042]模式信号发生器41可以接收命令信号CMD和地址信号ADD以作为输入，并且在响应中产生模式信号IDLE。模式信号IDLE可以在激活操作未被应用到半导体器件4的所有存储体(未示出)时被使能。在一个实施例中，使能的模式信号IDLE的逻辑电平可以具有逻辑“高”电平。在一个实施例中，使能的模式信号IDLE的逻辑电平可以具有逻辑