专利名称：具有嵌埋于基底中的屏蔽图案的高品质因子电感器件的制作方法
技术领域：
本发明涉及一种电感器件。本发明特别涉及一种用于射频集成电路的电感器件，具有嵌埋于半导体基底中的屏蔽图案，可降低储存于电感器件中的能量损耗，从而增强电感器件的品质因子。
背景技术：
在射频集成电路的应用中，不仅需要使用二极管与晶体管等主动器件以及电阻与电容等被动器件，而且需要设置有各种电感器件例如线圈或变压器。图1(a)显示一已知的电感器件10的透视图。参照图1(a)，已知的电感器件10包括有一半导体基底11、一绝缘层12、以及一导电膜13。绝缘层12沉积于半导体基底11上，使导电膜13隔离于半导体基底11。导电膜1 3形成于绝缘层12上，具有两端子A与B，作为电感器件10中用以提供电感效应的电流路径。典型地，导电膜13形成图1(a)所示的螺旋带状，但也可为任意的形状。
图1(b)显示图1(a)所示的已知电感器件的等效电路图。参照图1(b)，符号A与B分别代表导电膜13的两端子。符号Rs与Ls分别代表导电膜13的等效电阻与等效电感。符号Cs代表导电膜13中位于下方的部分和位于上方的部分因相互重叠所造成的等效电容。符号Cox代表半导体基底11与导电膜13间所形成的等效电容。符号Csi与Rsi分别代表半导体基底11的等效电感与等效电阻。图1(b)所示的各等效电路符号也对应地显示于图1(a)中，以更明确显示出每一等效电路符号的物理意义。
由电路学理论，图1(b)所示的等效电路可进一步地简化成图1(c)所示的等效电路。参照图1(c)，电容Cox、电容Csi、与电阻Rsi简化成相互并联的电容Cp与电阻Rp。
Rp=1ω2Cox2Rsi+Rsi(Cox+Csi)2Cox2···(1)]]>
Cp=Cox·1+ω2(Cox+Csi)CsiRsi21+ω2(Cox+Csi)2Rsi2···(2)]]>此外，依据电磁学理论，电感器件10的品质因子Q(Quality Factor)可表示成下列方程式Q=ωLsRs·RpRp+[(ωLs/Rs)2+1]Rs·[1-Rs2(Cs+Cp)Ls-ω2Ls(Cs+Cp)]···(3)]]>其中第二乘项代表半导体基底损耗因子且第三乘项代表自身共振因子。
从方程式(3)与图1(c)可知，为了获得更高的品质因子Q，必须提高Rp的值且降低Cp的值。再者依据方程式(1)，倘若Rsi减少，也即半导体基底损耗减少，则可使Rp的值增加。基于此理论，近来已经提议配置一屏蔽图案于已知的电感器件10中使得半导体基底的损耗降低(Rsi降低)，从而增加品质因子Q，如下文所述。
图2显示一已知的屏蔽图案14配置于图1(a)所示的已知电感器件10中的透视图。参照图2，屏蔽图案14嵌埋于绝缘层12中，位于导电膜13的下方。屏蔽图案14由低电阻材料例如金属或多晶硅所形成并且接地而成为一接地电位面。由于屏蔽图案14可阻挡从导电膜13而来的电力线，防止其穿入半导体基底11中，故半导体基底11不会造成能量损耗，也即电阻Rsi好似降低到零。结果，配置有屏蔽图案14的已知电感器件20可获得较高的品质因子Q。
然而，屏蔽图案14的配置却造成屏蔽图案14与导电膜13间形成一寄生电容，使得Cp增加，反而导致品质因子Q变差。
发明内容
为了克服现有技术的不足之处，本发明的一个目的在于提供一种电感器件，设置嵌埋于半导体基底中的屏蔽图案，不仅可降低半导体基底所造成的能量损耗而且可降低屏蔽图案所造成的寄生电容，从而获的相对高的品质因子。
依据本发明的一个实施例，一种高品质因子的电感器件包括一半导体基底、一绝缘层、一导电膜、以及一屏蔽图案。绝缘层形成于半导体基底的表面上方。导电膜形成于绝缘层上且与半导体基底分离。屏蔽图案嵌埋于半导体基底中且包括多个隔离部与多个高浓度掺杂部。多个隔离部分布于半导体基底中，其中每一隔离部具有一底部与一顶部。底部深入半导体基底内且顶部露出于该表面上，从而分隔表面成多个不相连通的区域。多个高浓度掺杂部形成于半导体基底内且靠近该表面，通过多个隔离部而彼此电绝缘。
屏蔽图案还包括多个硅化金属层，形成于多个高浓度掺杂部上，通过多个隔离部而彼此电绝缘。
屏蔽图案还包括一离子注入井，形成于半导体基底中，使得多个隔离部与多个高浓度掺杂部都容纳于离子注入井内。
根据本发明的屏蔽图案，高浓度掺杂部、离子注入井、以及自行对准硅化金属层都为低电阻结构，使得半导体基底的表面层的电阻降低。结果，可成功地阻挡从导电膜而来的电力线，防止其更深地穿入半导体基底中。因此，半导体基底所造成的能量损耗可显著地降低。因为屏蔽图案嵌埋于半导体基底而非绝缘层中，所以屏蔽图案与导电膜间的距离变得较大。结果，由于屏蔽图案的配置所造成的寄生电容变得较小，而获得相对高的品质因子。
多个隔离部使多个高浓度掺杂部彼此电性绝缘且使多个自行对准硅化金属层彼此电性绝缘。借助该结构，可避免涡电流产生于高浓度掺杂部与自行对准硅化金属层中。
图1(a)显示已知的电感器件的透视图。
图1(b)与1(c)显示图1(a)所示的已知电感器件的等效电路图。
图2显示已知的屏蔽图案配置于图1(a)所示的已知电感器件中的透视图。
图3(a)显示依据本发明的具有嵌埋于基底中的屏蔽图案的电感器件的一例子的透视图。
图3(b)显示依据本发明的屏蔽图案的另一例子的顶视图。
图4(a)至4(g)显示依据本发明的具有嵌埋于基底中的屏蔽图案的电感器件的一例子的制造方法的剖面图。
组件符号说明10，20已知电感器件11 半导体基底12 绝缘层13 导电膜14 屏蔽图案30 依据本发明的电感器件31 半导体基底32 绝缘层33 导电膜34 屏蔽图案35 钝化膜41 隔离部42 高浓度掺杂部43 离子注入井44 自行对准硅化金属层50 氧化垫层51 氮化硅层52 沟槽具体实施方式
下文中的说明与附图将使本发明的前述与其它目的、特征、与优点更明显。
现将参照附图详细说明依据本发明的优选实施例。
图3(a)显示依据本发明的电感器件30的一例子的透视图。参照图3(a)，电感器件30包括一半导体基底31，具有一表面、一绝缘层32、一导电膜33、以及一嵌埋于半导体基底31中的屏蔽图案34。举例而言，半导体基底31由硅所形成且为P型或N型基底。绝缘层32沉积于半导体基底31的表面上方且由绝缘材料例如氧化硅所形成。导电膜33形成于绝缘层32上而与半导体31基底分离。导电膜33由金属或合金所形成，具有两端子A与B，作为电感器件30中用以提供电感效应的电流路径。典型地，导电膜33形成为图3(a)所示的螺旋带状，但也可为任意的形状。
屏蔽图案34嵌埋于半导体基底31中，主要形成于半导体基底31的表面层中。屏蔽图案34包括多个隔离部41、多个高浓度掺杂部42、一离子注入井43、以及多个自行对准硅化金属(Salicide)层44。具体而言，多个隔离部41分布于半导体基底31中，其中每一隔离部41具有一底部与一顶部，该底部深入半导体基底31内且顶部露出半导体基底3 1的表面上，从而分隔该表面成多个不相连通的区域。举例而言，多个隔离部41配置成辐射状或彼此垂直。
多个高浓度掺杂部42形成于半导体基底31内且靠近半导体基底31的表面，由多个隔离部41而彼此电绝缘。多个高浓度掺杂部42中每一个的导电型态为N型或P型。多个高浓度掺杂部42形成于由多个隔离部41所分隔的多个不相连通的区域中。因此，多个高浓度掺杂部42可视为配置成一预定的图案。
离子注入井43形成于半导体基底31中位于导电膜33的下方的区域。离子注入井43的深度必须足够深使得多个隔离部41与多个高浓度掺杂部42都容纳于离子注入井43内。离子注入井43为N型井或P型井。
自行对准硅化金属层44形成于多个高浓度掺杂部42中的每一个的表面上，可有效地降低半导体基底31的表面电阻值。举例而言，自行对准硅化金属层44得由硅化钛层所形成。
在本发明中，半导体基底31中位于导电膜33下方的部分表面层嵌埋有屏蔽图案34。包括屏蔽图案34中的高浓度掺杂部42、离子注入井43、以及自行对准硅化金属层44都为低电阻结构，使得半导体基底31的表面层的电阻降低。结果，可成功地阻挡从导电膜33而来的电力线，防止其更深地穿入半导体基底31中。因此，半导体基底31所造成的能量损耗可显著地降低。
因为本发明的屏蔽图案34嵌埋于半导体基底31而非绝缘层32中，所以屏蔽图案34与导电膜33间的距离变得较大。结果，由于屏蔽图案34的配置所造成的寄生电容变得较小，克服了已知电感器件20所遭遇的问题而获得相对高的品质因子。
应注意在依据本发明的电感器件30中，屏蔽图案34可仅由多个隔离部41、多个高浓度掺杂部42、与自行对准硅化金属层44所组成而不包括离子注入井43于其中。或者，屏蔽图案34可仅由多个隔离部41与多个高浓度掺杂部42所组成而不包括离子注入井43与自行对准硅化金属层44于其中。
在本发明中，屏蔽图案34中的多个隔离部41使多个高浓度掺杂部42彼此电绝缘且使多个自行对准硅化金属层44彼此电性绝缘。由这种结构，可避免涡电流产生于高浓度掺杂部42与自行对准硅化金属层44中。
应注意屏蔽图案34中的由高浓度掺杂部42与自行对准硅化金属层44所组成的图案不限于图3(a)所示，而为任何可防止涡电流产生的图案。举例而言，图3(b)显示依据本发明的屏蔽图案的另一例子的顶视图。图3(b)中的斜线区域为高浓度掺杂部42、自行对准硅化金属层44、或两者的组合。
下文将参照图4(a)至4(g)详细说明依据本发明的具有嵌埋于基底中的屏蔽图案的电感器件的一例子的制造方法。
如图4(a)所示，准备一P型硅基底31。在P型硅基底31的表面中预定形成依据本发明的电感器件30的区域上依序形成一氧化垫层50与一氮化硅层51。举例而言，氧化垫层50的厚度约为110埃而氮化硅层51的厚度约为1200埃。
如图4(b)所示，由蚀刻去除氮化硅层51、氧化垫层50、与P型硅基底31的一部分，以形成多个沟槽52于P型硅基底31中。举例而言，每一沟槽52的从P型硅基底31的表面起算的深度约为3600埃。
如图4(c)所示，由高密度等离子体使氧化物填满多个渠沟52以形成多个浅沟槽隔离部41。
如图4(d)所示，去除剩余的氧化层垫50与氮化硅层51，以露出P型硅基底31中未形成有多个浅沟槽隔离部41的表面。
如图4(e)所示，由第一离子注入(如图中的箭头所示)形成一N型离子注入井43于P型硅基底31中。N型离子注入井43的深度控制成大于浅沟槽隔离部41的深度。随后，由第二离子注入(如图中的箭头所示)形成多个N型高浓度掺杂部42。N型高浓度掺杂部42的深度控制成小于浅沟槽隔离部41的深度，使得多个N型高浓度掺杂部42由多个浅沟槽隔离部41相互电性绝缘。
如图4(f)所示，由已知的自行对准硅化金属工艺而形成多个自行对准硅化金属层44于多个N型高浓度掺杂部42上。多个自行对准硅化金属层44由多个浅沟槽隔离部41相互电绝缘。
如图4(g)所示，一绝缘层32沉积于P型硅基底31的表面上，从而覆盖多个浅沟槽隔离部41与多个自行对准硅化金属层44。随后，在绝缘层32上形成一螺旋带状的导电膜33。因而，完成依据本发明的电感器件30。为了保护电感器件30，要形成一钝化膜35以覆盖螺旋带状的导电膜33。
虽然本发明已由优选实施例作为例示加以说明，应了解的是本发明不限于此被揭示的实施例。相反，本发明意欲涵盖对于本领域技术人员而言明显的各种修改与相似配置。因此，申请专利范围的范围应根据最广泛的诠释，以包容所有此类修改与相似配置。
权利要求
1.一种高品质因子电感器件，包含一半导体基底，具有一表面；一绝缘层，形成于所述半导体基底的所述表面上方；一导电膜，形成于所述绝缘层上且分离于所述半导体基底，所述导电膜具有两端子且作为一电流路径；以及一屏蔽图案，嵌埋于所述半导体基底中，包括多个隔离部，分布于所述半导体基底中，其中每一隔离部具有一底部与一顶部，所述底部深入所述半导体基底内且所述顶部露出于所述表面上，从而分隔所述表面成多个不相连通的区域，以及多个高浓度掺杂部，形成于所述半导体基底内且靠近所述表面，由所述多个隔离部而彼此电性绝缘。
2.根据权利要求1所述的高品质因子电感器件，其中所述多个隔离部配置成辐射状。
3.根据权利要求1所述的高品质因子电感器件，其中所述多个隔离部配置成彼此垂直状。
4.根据权利要求1所述的高品质因子电感器件，其中所述屏蔽图案还包括多个硅化金属层，形成于所述多个高浓度掺杂部上，由所述的多个隔离部而彼此电绝缘。
5.根据权利要求4所述的高品质因子电感器件，其中所述多个硅化金属层中的每一个由自行对准硅化金属层所形成。
6.根据权利要求1所述的高品质因子电感器件，其中所述屏蔽图案还包括一离子注入井，形成于所述半导体基底中，使得所述多个隔离部与所述多个高浓度掺杂部都容纳于所述离子注入井内。
7.根据权利要求6所述的高品质因子电感器件，其中所述半导体基底的导电型态为P型、所述离子注入井的导电型态为N型、且所述多个高浓度掺杂部的每一个的导电型态为N型。
8.根据权利要求6所述的高品质因子电感器件，其中所述半导体基底的导电型态为P型、所述离子注入井的导电型态为N型、且所述多个高浓度掺杂部的每一个的导电型态为P型。
9.根据权利要求6所述的高品质因子电感器件，其中所述半导体基底的导电型态为N型、所述离子注入井的导电型态为P型、且所述多个高浓度掺杂部的每一个的导电型态为P型。
10.根据权利要求6所述的高品质因子电感器件，其中所述半导体基底的导电型态为N型、所述离子注入井的导电型态为P型、且所述多个高浓度掺杂部的每一个的导电型态为N型。
全文摘要
本发明涉及一种高品质因子的电感器件，其包括一绝缘层形成于一半导体基底的表面上方，一导电膜形成于绝缘层上且与半导体基底分离，一屏蔽图案嵌埋于半导体基底中且包括有多个隔离部与多个高浓度掺杂部。多个隔离部分布于半导体基底中，从而分隔半导体基底的表面为多个不相连通的区域。多个高浓度掺杂部形成于半导体基底内且靠近表面，由多个隔离部而彼此电绝缘。屏蔽图案还包括有多个硅化金属层，形成于多个高浓度掺杂部上，以及一离子注入井，用以容纳多个隔离部与多个高浓度掺杂部。
文档编号H01F17/00GK1536590SQ0310918
公开日2004年10月13日 申请日期2003年4月4日 优先权日2003年4月4日
发明者杨宗儒, 黄唯夫, 陈幸足, 许长丰, 黄国忠 申请人:矽统科技股份有限公司