专利名称：纳米晶体电子器件的制作方法
技术领域：
本发明涉及晶体管结构及其使用，尤其涉及采用纳米晶体并可以作为存储器单元或放大器使用的晶体管。
背景技术：
近年来，已经发现纳米晶体有效地在仅仅只包含几个原子的显微金属或者半导体颗粒中存储少量的电荷。制造这类器件的优点是晶体管可以做得非常之小，因为电荷存储结构只有纳米尺寸。然而，在制造这类器件中，要使用多次光刻技术，以在纳米晶体周围形成结构。这就限制了存储器晶体管的最小尺寸，因为器件受限于光刻技术的分辨率。但是，即使存在着这种限制，也可以作出非常有效的非常小的器件。
例如，在美国专利No.6,054,349(由Nakajima等人发明)中披露了一种单电子器件，该器件在基片上具有一层绝缘薄膜，并且在基片和绝缘薄膜之间界面的绝缘薄膜中形成多个纳米尺寸的导电颗粒。该导电颗粒可以有效地俘获单个电子，用于存储器晶体管中的电荷存储目的。在美国专利No.6,320,784(由Muralidhar等人发明)中也显示了类似的结构。该器件所具有的特征是，基片具有源极和漏极区域，隧道介质在基片上以及在源极和漏极之间，并且浮置栅极在隧道介质上。用于电荷存储的电子由控制栅极从基片中拉出。
现有技术中的纳米晶体结构的美好东西是可以形成非易失性存储器，特别是，具有非常小的尺寸、低的功耗以及采用简单制造技术的EEPROM晶体管。
本发明的一个目的是设计一种采用纳米晶体电荷存储的改进型晶体管器件。
发明内容
上述目的可以采用一个纳米晶体的晶体管来实现，该晶体管使用浮置栅极作为电荷存储区域，通过隧道势垒向纳米晶体转移电荷。不同于现有技术，在现有技术中，电荷是从基片中拉出的，而本发明涉及一个单独的电荷储存池，这是专为电荷供应源掺杂的，而基片是为源极电极和漏极电极之间的导电性掺杂的。通过将电荷从电荷储存池中拉出至分离的纳米晶体层，就能够改进纳米晶体层的静电特性，影响在MOS晶体管的源极和漏极之间的亚表面沟道。所以，不同于现有技术，在现有技术中，纳米晶体本身直接影响沟道，而本发明恰恰相反。纳米晶体用于改进分离区域的静电特性，并随之采用常规的方法直接影响沟道的行为，以及MOS晶体管的特性。在最简单的操作模式中，为从电荷供应层到纳米晶体层的电荷转移建立阈值，该阈值类似于非易失性存储器晶体管的阈值。然而，其它电压的变化也会引起从电荷供应层到纳米晶体层的电子转移，从而使得沟道的导电性以台阶的方式变化，类似于调制。反向电压使得纳米晶体层耗尽，驱动电子从纳米晶体层返回到电荷供应层。这种沟道的调制允许晶体管所具有的行为类似于沟道导电性跟踪输入信号的另一种操作模式的放大器。在源极和漏极之间的导通可以放大器的模式来放大栅极电压或者以存储器的模式来检测夹断特性。可以检测多电平的夹断，从而就能够获得多电平的存储。
附图的简要说明
图1是为形成本发明的MOS存储器晶体管而在半导体基片上所沉积的连续层的侧面示意图。
图2是图1所示层形成的台面结构并用于源极和漏极区域的自对注入的侧面示意图。
图3是图2所示附加保护侧壁氮化物隔片的台面结构的侧面示意图。
图4是图2所示台面结构的电荷存储特性在读取模式中的电性能操作示意图。
图5是图4所说明的台面结构在写入模式中的电性能操作示意图。
图6是图4所示结构在抹去模式中的电性能操作示意图。
图7是图4所示台面结构在电荷保持模式中电性能操作示意图。
图8是为形成图1所说明的另一实施例的晶体管而在半导体基片上所沉积的连续层的侧面示意图。
图9是图8所示层形成的台面结构并用于源极和漏极区域的自对准注入的侧面示意图。
图10a和10b是图9所说明的台面结构的电性能操作示意图。
具体实施方法参考图1，p型的半导体基片11采用常规的方法进行掺杂，以形成MOS或CMOS EEPROM器件。在本技术领域中众所周知，可以在基片中注入STI隔离区域13和15，以定义器件的有源区域。其它隔离方法也可以使用，采用LOCOS隔离方法是较佳的。
在基片上形成层之前，可以采用CMP抛光的常规方法来制备基片的表面。随后，沉积一层厚度为50至150埃的热氧化层，用于形成栅极氧化层17。
接着，通过沉积一层厚度大约为500埃的非晶硅层来建立电荷供应层19或“电荷储存池”。随后，该层可以掺杂至所需导电性的程度，该程度一定是由经验所确定的。导电性是非常轻微的，而自由电子是有效的。这层是电性能浮置的，即，没有连接任何导体或者电荷源。
接着，在电荷储存层19上沉积隧道势垒层21。该隧道势垒层试图是一层以二氧化硅作为较佳材料的绝缘层。隧道势垒层21的厚度可以仔细控制，从而使得该绝缘层的厚度保持在20至50埃之间，否则隧道电压就一定会升高到在大多数应用不能实现的电平。然而，对于某些应用来说，隧道势垒层的厚度有可能超过50埃。隧道势垒层的均匀性是很重要的。
接着，通过将诸如二氧化硅的绝缘层沉积至200埃的厚度来形成纳米晶体层23。该层在离子注入之前进行退火以释放应力。例如，可以1-5×1016atoms/cm2的剂量在低能量(例如，2KeV)下进行硅离子注入。也可以使用其它种类的离子，例如，锗、铝、铜或者其它金属。所选择的实际剂量可以基于显示纳米晶体形成和沉积所损伤的截面的经验。所注入的离子内部连接着硅原子形成适用于电荷储存的硅纳米晶体。用于储存的精确机理并不熟知的。在现有技术出版物中讨论了形成纳米晶体薄膜的各种方法。在形成了纳米晶体层之后，该层在真空的高温下进行退火。
在形成了纳米晶体层23之后，沉积一层厚度在50至150埃之间的热氧化层。最后，在热氧化层上沉积一层多晶硅27。该多晶硅层将形成控制栅极并连接着一个电极。可以常规的方法沉积后续的保护层。特别是，可以沉积氮化物层，没有显示，作为后续离子注入的保护层。
在图2中，已经去除了图1所示的所有沉积层，除了定义台面结构29的有源区域的中央区域上的沉积层，结合了图1所示的所有层的部分，包括覆盖台面结构的保护层，但没有显示。台面结构可以作为一种自对准工具使用，适用于通过扩散或离子注入沉积源极31和漏极33作为在基片11中的亚表面电极。源极31与隔离区域13相接触并且向内延伸至大约台面结构29的左边缘，而漏极33从隔离结构15延伸至台面结构29的右边缘。在源极和漏极形成之后，可以去除在台面上的最上层保护层。
在图3中，显示了台面结构29，它具有氮化物的隔片35和37，附加在台面结构的保留边缘上，以避免由迁移离子或电子所引起的电荷迁移到不同的层中。特别是，很重要的是保护电荷储存层19以及纳米晶体层23的整体性。这就允许电荷储存层19可以具有电性能隔离结构，该结构在某些方面类似于EEPROM结构中的浮置栅极。电性能有源层没有连接导体是很稀少的。
参考图4，可见纳米晶体层23可以包含三层典型的纳米晶体41。实际数目更大。纳米晶体层23是由栅极氧化层17和隧道势垒层21与基片11分开的。从纳米颗粒41的基点出发，在纳米颗粒和基片之间存在着电容。假设纳米颗粒51显示了相对于基片的电容关系，该基片被电容器53分开，是在纳米颗粒和电荷储存层19之间的电容。其它电容55存在与电荷储存层和基片之间。在这种情况下，绝缘层21和17分别是寄生电容器53和55各自的绝缘体。相类似，寄生电容57存在于假设纳米颗粒51和控制极性层27之间。热氧化层25起到了电容器27的绝缘体的作用。
在图5中，显示了图4所示结构的放大部分，它具有纳米晶体层23和电荷储存层19，并具有带隙图所说明的电栅极电压与距离的特性，在轴61(X-轴)上画的是控制栅极电压，而在轴63(Y-轴)上画的是相对于基片的层19、32、23和25的距离。当电压施加在控制栅极和基片之间时，图5的图形说明了器件的操作。可以施加任意低的电压，它在电平67处在基片较深点处较高且在电平69处稍稍趋向于基片表面，正如距离轴上的“a”所表示。随后，随着电压增加，阈值电压将达到点71，在该点上，来自电荷储存层19的电子，通常称之为电子73，以隧道方式通过隧道势垒层21并跳跃至在纳米晶体层23中的纳米晶体41。当这一情况发生时，电压就开始下降，正如线73所示。在绝缘的纳米晶体层中，电压可下降至接近于零电平，由点75所表示，并且甚至于通过纳米晶体层变得更加负，正如点77所表示，对应于在距离轴63上的高度“b”。在纳米晶体层的上表面，电压下降曲线73在电平79上恢复，直至电压接近于中性开始点81。这一电压关系适用于电荷从电荷储存层19去除并存储于在纳米晶体层23中的纳米晶体中的情况。通过从电荷储存层19去除电荷，亚表面沟道承受较少静电力。从电荷供应层19中去除的其它电荷通过静电相互作用来调制沟道的导电性。在发生任何去除电荷之前，沟道可以认为处于夹断，即，在源极和漏极之间没有导通。当大半部电荷被去除时，在源极和漏极之间就会通过沟道导通，即，没有夹断。其它电荷的转移，就会增加导通量。沟道导通的变化量可称之为沟道的调制。
参考图6，它显示图5所示放大结构的抹去模式的操作。再次，X轴画的是控制栅极电压，正如水平线81所示，而垂直线83显示了通过器件的距离轮廓。在纳米晶体41中所存储的电子可在相对于基片控制栅极上施加负电压所去除。在控制栅极上的负电压，在线83上的高度“e”出现在栅极氧化物25上，直至点85，阈值电压之前没有产生任何效应，在点85处，在纳米晶体41中的电子受静电排斥而被去除，并以隧道方式通过隧道势垒氧化物，正如箭头87所表示。纳米晶体层静电势能的变化使得电压下降至点89。当移至包含纳米晶体的绝缘材料的表面，则电压就立即下降至在点91处的零，并且甚至于在包含纳米晶体41材料另一侧的点93处变成为更加负的。通过结构的距离可以由距离轴83上的高度“d”表示。通过绝缘的纳米晶体层之后，电压曲线可以作为点89延伸来显示，在点95处，电压轮廓的斜率下降至点97，并且一旦进入到隧道势垒层，就会在点99下降至零。
在图7中，电荷保持轮廓具有类似的电压特性。但是，这里，正的和负的电压并没有接近于图5和图6所示的阈值电平。在这种情况下，电荷保持在纳米晶体中。低于阈值电平的电压变化，就会产生在距离刻度上的距离高度“f”、“g”和“h”所看到的轮廓。这些距离对应于图6所示的距离“c”、“d”和“e”，依次同样对应于图5所示的距离“a”、“b”和“c”。
总的来说，纳米晶体结构将电荷置换和储存于相对上层纳米晶体层41的保护电荷储存层19。以电荷储存的电负性变化引起沟道的静电调制。例如，高的负性电荷储存层19将会使得沟道夹断。另一方面，去除从电荷储存层到上层纳米晶体层的电荷将会台阶式地增加沟道的导电性，直至沟道提供在源极和漏极之间的良好导电路径。其它已经显示了单个电子可以从电荷储存层分派到纳米晶体层，且每次只有一个电子。通过仔细控制由电荷储存层向纳米晶体层提供电子的数量，通过增加栅极电压，可以仔细地控制沟道的导电性。这就提供了调制沟道的方法，从而可以放大器的方式来控制在源极和漏极之间的导电性，以及提供数字非易失性的存储器，并可以根据在电荷储存层和纳米晶体层之间转移的电荷数量具有几种有效的离散存储器状态。
参考图8，图1所示纳米晶体层的第二实施例是在纳米晶体层的各边上相对于电荷储存层的层对称结构。换句话说，在纳米晶体层的下面和上面都放置的电荷储存层。原先，电荷储存层是在纳米晶体层的下面。然而，在以前实施例中，电荷储存层也可以是在纳米晶体层的上面。在本实施例中，使用了两层电荷储存层，由在两层电荷储存层上的单一控制栅极控制两者，并且具有可影响在电荷储存层和纳米晶体层中所检测到的电压的功能，由此影响在MOS晶体管的源极和漏极之间的沟道。
在图8中，可以看到，基片101具有STI隔离区域103和105。基片区域可采用适用于MOS晶体管的常规方法进行掺杂，并且，相类似，可以常规方法形成隔离区域103和105。在基片上形成第一栅极氧化层107。该层可以是厚度在50至150埃范围内的热氧化层。第一电荷储存层109沉积在第一电荷储存层107上。电荷供应层可以是采用离子注入的非晶硅，类似于图1所示的电荷储存层19，并且具有大约500埃的厚度。薄的隧道势垒层，较佳的是蒸发沉积的二氧化硅，其厚度在20至50埃的范围内，并沉积在第一电荷供应层109上。接着，纳米晶体层113形成在隧道势垒层氧化层上。纳米晶体层是绝缘层，其中，纳米晶体层是采用离子注入方法形成的，例如，硅或金属(Al、Cu)注入到二氧化硅中。在注入之后，该层进行退火，以便于释放应力和修复对该层的损伤。
在纳米晶体层形成之后，在该纳米晶体层上沉积薄的隧道氧化层115、第二电荷储存层117和第二栅极氧化层119的对称层。最后，在对称沉积的下层上沉积多晶硅控制栅极121。纳米晶体层113包含多个纳米晶体114，这是业内所熟知的方法形成的。纳米晶体具有适用于存储从电荷储存层拉至纳米晶体层中的单个电子的密度和尺寸。
在图9中，层已经在垂直的边缘区域125和127得到了修整，以便于定义台面结构123。一旦形成了台面结构，就可以用于通过扩散或者离子注入方法设置在基片101上的源极131和漏极133自对准。在该步骤进行之前，结构的其余部分，包括台面123的顶部，都是采用掩模保护着的。在源极和漏极形成之后，去除掩模。形成氮化物隔片135和137，以保护边缘区域125和127，避免迁移离子或电子进入到这些层的边缘区域。这允许第一和第二电荷储存层成为电隔离部件，不会受到来自其它源的电荷横向流动的影响。
在操作中，将电压施加在控制施加121上，以便于静电影响在源极131和漏极133之间的沟道尺寸。在任何影响产生根本性作用之前，所施加的电压必须超过阈值。正的电压将电子从一个电荷储存层，即，第一电荷储存层109中拉至纳米晶体层113。再之，正电压可以将电子再拉至第二电荷储存层117中，再次影响沟道的尺寸。根据在纳米晶体层中所存储的电子数量，能够以离散或者台阶的方式来操纵沟道的尺寸，使得结构具有类似于多电平存储器件的行为的能力，即具有多个存储器状态。施加在控制栅极上的负的电压将会具有相反的效果，驱动电子离开第二电荷储存层117到纳米晶体层113。又一负电压将驱动来自纳米晶体层的电子进入到第一电荷储存层109。
在图10a中，显示了一对形成在纳米晶体层147侧面的电势阱143和153的电压图形。该图形画是内部正视图，以X轴为基片，Y轴为电压。在各图左边的零点位置表示基片的位置，其中，峰值141表示第一栅极氧化层的位置，谷底143表示第一电荷储存层的位置，峰值145表示隧道氧化层的位置，峰值147表示纳米晶体层的位置，峰值149表示第二隧道氧化层的位置，谷底153表示第二电荷储存层的位置，以及峰值155表示第二栅极氧化层的位置。当正的电压施加在控制栅极上时，电荷就移至谷底153，正如阴影的电荷峰值151所表示。谷底153是在峰值149和155之间的电势阱。电荷将驻留在该电势阱中，直至有足以克服峰值149的电压才能迫使其到阱外。
相类似，在图10b中，在控制栅极上施加负的电压，驱动电荷进入在峰值141和145之间的谷底。谷底143，对应于第一电荷储存层，确定了将电荷驱动至电势阱153之外和纳米晶体层147之外的电荷峰值157。
如果采用大于阈值数值的正的和负的脉冲来继续电荷的移动，则晶体管的行为如同两个状态的存储器件。另一方面，电荷的变化数量可以由电荷储存层和由纳米晶体层提供。这就意味着电荷峰值151或157可以具有电荷数量所表示的大小。这就允许图9所示晶体管的行为如同多态存储器件，由于电压的离散数量可以增加对应于离散量移动的电荷数量。如果这一行为可以根据在控制栅极上变化输入信号迅速地采取此行动，则在MOS器件的源极和漏极之间所存在着的沟道就可以根据以类似参考图3所讨论的方法施加控制信号来调制。调制的范围可推定为电荷转移的数量。校正的曲线将建立转移函数。于是，图9所示台面结构的行为如同于能够存储几种同时发生的存储器状态的存储器件，和也可用于将模拟输入施加在控制栅极上的线性放大器。
权利要求
1.一种晶体管结构，其特征在于，它包括基片，它具有半导体导电性；台面结构，以竖立侧壁的结构设置在基片上，所述台面结构包括在基片上的栅极氧化层，在栅极氧化层上的掺杂绝缘电荷储存层，在电荷储存层上的绝缘材料的隧道层，在浮置电荷储存层上的隧道势垒层，设置在隧道层上的纳米晶体层，在隧道层上的绝缘层，以及在绝缘层上的导电控制栅极；和，源极和漏极区域，具有第二导电型，与所述台面结构的竖立另一侧壁对准，并具有定义在源极和漏极之间基片中沟道的台面，其电场夹断特性受台面结构中的电子位置的影响，使得从电荷储存层拉至纳米晶体层的电子可以改变在源极和漏极区域之间的夹断特性，从而改变在源极和漏极区域之间的导电性。
2.如权利要求1所述晶体管，其特征在于，信号源连接着所述导电控制栅极。
3.如权利要求2所述晶体管，其特征在于，所述信号源是二进制信号，它能够将大于正的阈值电压的电压施加至所述控制栅极上以写入一存储器状态。
4.如权利要求2所述晶体管，其特征在于，所述信号源是二进制信号，它能够将低于负的阈值电压的电压施加至所述控制栅极上以抹去一存储器状态。
5.如权利要求2所述晶体管，其特征在于，所述信号源是可变化的，它能够调制在源极和漏极区域之间的夹断特性。
6.如权利要求1所述晶体管，其特征在于，绝缘的侧壁隔片保护所述台面结构的竖立侧壁。
7.如权利要求2所述晶体管，其特征在于，所述信号源具有多个离散电压电平，这些电压电平大于施加在所述控制栅极上的阈值电压，从而可写入多电平的存储器状态。
8.如权利要求2所述晶体管，其特征在于，第二隧道势垒层和第二电荷储存层相对于所述纳米晶体层下的对应层对称设置在所述纳米晶体层上。
9.如权利要求8所述晶体管，其特征在于，信号源连接着所述导电控制栅极，所述信号源是可变化的，它能够调制在源极和漏极区域之间的夹断特性。
10.如权利要求8所述晶体管，其特征在于，所述信号源是数字的。
11.如权利要求8所述晶体管，其特征在于，所述信号源是模拟的。
12.一种形成在电子器件中的非易失性存储器单元的方法，该电子器件具有在半导体基片中当需要电流导通时所偏置的分开的源极和漏极电极，所述源极和漏极的间距定义了其相互之间的沟道并具有静电可变的夹断特性，在基片上的电隔离的电荷储存层，在相对于所述电荷供应层的电子隧道关系中的纳米晶体层，纳米晶体层和电荷储存层中的至少一个与所述沟道静电连通，与电荷储存层和纳米晶体层静电连通的电压可控的栅极电极，其特征在于，该方法包括通过在所述栅极电极上施加至少能够克服所述沟道的夹断特性的阈值电平的信号，在所述电荷供应层和所述纳米晶体层之间进行电子转移；和，通过感应在源极和漏极之间导通的电流来读取所述装置的存储器状态，从而建立所述沟道的导电性并且推断转移的电子，所述转移的电子保持在转移的位置上，直至再次转移，所述转移位置定义所述存储器单元的存储器状态。
13.如权利要求12所述方法，其特征在于，所述电子转移是通过以二进制信号的方式来变化在所述栅极电极上的电压。
14.如权利要求12所述方法，其特征在于，所述电子转移是通过以多电平信号的方式来变化在所述栅极电极上的电压。
15.如权利要求12所述方法，其特征在于，进一步通过在半导体基片上形成所述层作为台面结构加以限定。
16.如权利要求15所述方法，其特征在于，进一步通过按相对于所述台面结构的自对准方式来形成所述的沟道加以限定。
17.一种放大电子器件的电压信号的方法，该电子器件具有在半导体基片中当需要电流导通时所偏置的分开的源极和漏极电极，所述源极和漏极的间距定义了其相互之间的沟道并具有静电可变的夹断特性，在基片上的电隔离的电荷储存层，在相对于所述电荷供应层的电子隧道关系中的纳米晶体层，至少一个与所述沟道静电连通的纳米晶体层和电荷储存层，与电荷储存层和纳米晶体层两者静电连通的电压可控的栅极电极，其特征在于，该方法包括通过在所述栅极电极上施加至少能够克服所述沟道的夹断特性的阈值电平的可变电压信号，在所述电荷储存层和所述纳米晶体层之间进行可变数量的电子转移，克服装置的夹断特性的程度推断所转移的电子数；和，通过感应源极和漏极之间导通的电流来检测所述器件的导电性，由所述沟道的导电性调制所述电流，从而放大所述的可变电压信号。
18.如权利要求17所述方法，其特征在于，所述电子转移是通过以模拟信号的方式来变化在所述栅极电极上的电压。
19.如权利要求17所述方法，其特征在于，所述电子转移是通过以多电平数字信号的方式来变化在所述栅极电极上的电压。
20.如权利要求17所述方法，其特征在于，进一步通过在半导体基片上形成所述层作为台面结构加以限定。
21.如权利要求20所述方法，其特征在于，进一步通过相对于所述台面结构的自对准方式形成所述的沟道加以限定。
全文摘要
一种MOS晶体管(29)可用作为在非易失性存储器件中的电荷存储器件，或者作为放大器，使用该器件的电荷存储特性作为调制在源极和漏极电极(31，33)之间沟道导电性的方法。在掺杂的基片(11)上，栅极氧化层(17)将掺杂的、电性能隔离的电荷储存层(19)与基片相隔离。上层的隧道势垒层(21)将电荷储存层与纳米晶体层(23)相隔离，纳米晶体层可以在纳米晶体层上且被氧化层(25)所分开的控制栅极(27)的影响下接受电荷或将电荷分配至电荷储存层中。在电荷储存层中的电荷可以影响沟道的导电性。该器件可以存储器模式工作，类似于EEPROM，或者可以放大器模式工作，在该模式中，栅极电压的变化可在沟道导电性变化中予以反应。
文档编号H01L27/115GK1692494SQ03819687
公开日2005年11月2日 申请日期2003年7月9日 优先权日2002年8月22日
发明者B·洛耶克 申请人:爱特梅尔股份有限公司