用于在挠性基底材料上制备电阻器的技术的制作方法

专利名称：用于在挠性基底材料上制备电阻器的技术的制作方法
技术领域：
本发明一般地涉及电阻器的制备，更具体地，本发明涉及在挠性基底材料上形成的高电阻结构以及用于制备这种结构的技术。
背景技术：
许多的商业应用采用了易受静电放电影响的半导体器件。半导体发光二极管(LED)就是这样的一种器件。LED是半导体芯片，它被封装起来响应所施加的电压或电流以发射辐射。这些LED被用在许多商业应用中，比如汽车、显示、安全/危机以及定向区域发光。可以使用任何发射可见光、紫外或红外辐射的材料来制备LED。因此，LED器件可以包括具有半导体层p-n结且能够发射所希望的辐射的材料。例如，LED器件可以使用任何合乎要求的半导体化合物层制备III-V半导体化合物层，比如GaAs、GaAlAs、GaN、InGaN、GaP等；II-VI半导体化合物层，比如ZnSe、ZnSSe、CdTe等；或IV-IV半导体化合物层，比如SiC。此外，LED器件也可以包括其他层，比如包覆层、波导层和接触层。
目前，半导体器件(比如，LED)可以制备在挠性基底材料(比如，聚酰亚胺)上来提供挠性器件阵列，以与各种不同形状相适应从而用在各种产品中。例如，LED阵列可以制备在挠性基底材料上以用于发光产品中，比如圆形灯泡、漫射灯、柱状闪光灯等。但是，半导体器件(比如，GaN基LED)例如对静电放电敏感，因为它们制备在绝缘蓝宝石衬底上。因此，除了通过LED外，就没有明确地用于静电放电的放电路径。通过LED静电放电可能对LED产生严重的损害，使器件的p-n结性能降低。所以，创建另外的静电放电路径将是有利的。
一种减少半导体器件(比如，LED)静电损害可能性的机制是结合高阻值泄漏电阻(bleed resistor)来为电荷消散提供一放电路径。但是，对于在挠性基底材料上制备的半导体器件而言，制备电阻可能会带来某些挑战。通常，难于在挠性基底材料(比如，聚酰亚胺)上制备小型的高阻值(范围为100k欧姆-1M欧姆)的薄膜电阻。通常使用的电阻薄膜，比如氮化钽(TaN2)、铬化镍(NiCr)以及硅化铬(CrSi)的薄层电阻值的范围是100-300欧姆/平方米。对于这些值，在100k欧姆-1M欧姆范围内的电阻一般以蛇形结构图案化，这可以覆盖非常大的面积。对于制备在挠性基底材料上的半导体器件，用来制备高电阻的薄膜电阻器的大型蛇形结构可能并不可行。此外，处理挠性基底材料(比如，聚酰亚胺薄膜)一般需要相对低的温度(＜200℃)，以使得该薄膜能够保持结构的整体性。处理挠性基底材料所需的低温排除了使用许多通常用在半导体器件中制备高阻值电阻的材料，因为这些材料需要大于200℃的处理温度。

发明内容
根据本发明的一个方面，提供了一种制备电阻器的方法，该方法包括如下步骤活化挠性衬底表面上的区域，由此形成活化区域；在活化区域中形成电阻层；在至少部分电阻层上沉积一层或多层互连层；以及图案化一层或多层互连层来形成电阻器的端子。
根据本发明的另一个方面，提供了一种制备电阻器的方法，该方法包括如下步骤活化挠性衬底的表面，由此形成活化层；在活化层的表面上沉积第一金属层，由此在该活化层中产生反应从而形成电阻层；在第一金属层上沉积一个或多个互连层；将一个或多个互连层中每一个和第一金属层刻蚀直到电阻层，由此形成端子；以及将电阻层图案化来形成耦合于端子之间的电阻器。
根据本发明的另一个方面，提供了一种制备电阻器的方法，该方法包括如下步骤在挠性衬底的表面上沉积掩模层；在掩模层中形成开口，由此通过开口显露部分挠性衬底；活化挠性衬底暴露的部分，由此形成活化区域；从挠性衬底的表面去除掩模层；在挠性衬底表面上沉积一层或多层互连层；以及图案化一层或多层互连层来形成相互通过活化区域相互电耦合的独立的端子。
根据本发明的另一个方面，提供了一种器件，该器件包括挠性衬底，在挠性衬底上形成的并且具有第一端和第二端的电阻区域，以及耦合到第一端和第二端中每一个的导电端子。
根据本发明的另一个方面，提供了一种器件，该器件包括具有第一侧和第二侧的挠性衬底、耦合到挠性衬底第一侧并电耦合到挠性衬底第二侧的接触区域的发光二极管(LED)、和形成在挠性衬底第二侧上的电阻器，其中电阻器电耦合在每个接触区域之间。


图1-6A图示了根据本发明的用于制备电阻器的第一示范性技术的横截面视图；图7-12A图示了根据本发明的用于制备电阻器的第二示范性技术的横截面视图；图13图示了示范性发光二极管(LED)管芯阵列的横截面示意图；及图14图示了图13所示的LED管芯阵列结合有根据本技术的电阻器的背面视图。
具体实施例方式
现在，将参考图1-6A，对在挠性基底材料上制备高阻值电阻器(范围为100k欧姆-1M欧姆)的第一示范性技术进行说明。图1图示了将在其上制备电阻器的挠性衬底材料10。挠性衬底10具有0.5-3密耳的厚度，并包括可以被弯曲为期望形状的挠性塑料片。能够弯曲或弯折的挠性衬底被定义为由标准抗弯强度方法测试、在23摄氏度下弹性模量不超过10,000PSI的薄膜或组合物。挠性衬底材料10是电绝缘材料，优选地包括其上可粘附导电材料的聚合物薄膜。挠性衬底材料10包括在处理期间使尺寸变化最小的弹性模量、热膨胀系数及湿膨胀系数。为了保持挠性，挠性衬底材料10的厚度可以最小化。但是，衬底材料10也具有足够的刚性(由于厚度或材料组成)以支撑金属化层并在随后所有的处理步骤中保持尺寸稳定。挠性衬底10一般包括多种聚酰亚胺基材料中的任何一种。例如，挠性衬底材料10可以包括由E.I.DuPont De Nemours & Co.成卷提供的Kapton聚酰亚胺片，由Kanegafuchi Chem.Indus.Co.提供的Apical聚酰亚胺片，或由UBE Indus.Inc.提供的Upilex聚酰亚胺片。尽管本技术一般地涉及在挠性基底材料(比如，聚酰亚胺)上制备电阻器，但是这里描述的示范性技术也可以在具有聚酰亚胺基顶层的刚性更大的衬底上实施。
开始，挠性衬底10被放置在真空腔中，在其中可以实施物理气相沉积(PVD)技术来活化挠性衬底10。通过活化挠性衬底10的表面，使其更具活性，从而可以更加容易地形成碳键，如下面进一步说明的那样。为了实施PVD工艺，将挠性衬底10放置腔中的衬底载体上，将比如氩气(Ar)的气体导入腔中。为了减少腔中的污染物并在挠性衬底10表面上提供清洁效果，可以对衬底载体施加小的负偏压(电荷)。结合电偏压，可以使用射频(RF)溅射来有利地刻蚀和清洁挠性衬底10暴露的表面。氩气(Ar)被导入真空腔中并电离为正电荷，通过将衬底载体偏置为与该氩气不同的场电势，使氩原子直接撞击挠性衬底10暴露的表面来实现刻蚀和清洁。从挠性衬底10表面上去除污染物改善了暴露的挠性衬底10区域与随后设置在其上的材料之间的电接触，并且改善了对挠性衬底10表面的粘附性。
除了去除表面杂质之外，氩(Ar)离子对挠性衬底10表面的离子轰击还导致亚胺羰基的优先断键并形成石墨状碳，于是“活化”了挠性衬底10的表面由此使得它能够接受与所导入的其他材料形成碳化物键合。图2示出了氩(Ar)离子对挠性衬底10表面的轰击。如前所述，离子轰击去除了表面杂质，并且活化了挠性衬底10的表面。通过活化挠性衬底10的表面，在挠性衬底10的表面上形成了活化区域12。如下所述，通过提供易于与其他材料组合来形成高电阻区域的活性区域，活化区域12可以用于形成高阻值的电阻结构。
如图3所示，在活化了挠性衬底10之后，在挠性衬底10上沉积钛(Ti)层14。该Ti层14可以使用第二类型的PVD技术设置，比如平面磁控溅射。如本领域普通技术人员所理解的那样，可以使用低的腔压和低于200℃的腔内温度来实现磁控溅射，这些条件有利于在聚酰亚胺基材料(比如挠性衬底10)上进行制备。例如，所设置的Ti层14厚度可以为300埃-1000埃。比如MRC 603的系统可以用于实现磁控溅射。在一个实施例中，可以将腔设定为6μ的压力和在800W的功率水平下工作4分钟来设置Ti层14。
在Ti层14被设置在挠性衬底10时，挠性衬底10的活化区域12与钛(Ti)强烈地反应，经由活化区域12的羰基出现电荷转移。如图3所示，随着Ti层14覆盖率增加，在挠性衬底10的活性区域12中形成了薄的碳化钛(Ti-C)层16。Ti-C层16是高度电阻性的(100k欧姆-1M欧姆)，所以能够用于在挠性衬底10的表面上制备高阻值(100k欧姆-1M欧姆)的电阻器。
如图4所示，在沉积Ti层14和形成Ti-C层16之后，可以在Ti层14上沉积互连材料。例如，可以通过物理气相沉积(PVD)工艺在Ti层14上沉积铜(Cu)籽晶层18。例如，所沉积的Cu籽晶层18的厚度可以是3000埃。接下来，可以对Cu籽晶层18进行电镀。最后，例如可以通过PVD工艺在Cu籽晶层18上沉积钛(Ti)籽晶层20来完成互连。Ti籽晶层20是可选的，沉积厚度例如可以是1000埃。
接下来，将Ti-C层16图案化为具有在两个端子之间耦接的高电阻性区域的电阻器元件。在一种工艺中，可以使用光致抗蚀剂图案化技术。首先，可以在Ti籽晶层20上涂覆光致抗蚀剂(未示出)并图案化以提供开口22，在互连层中可以刻蚀开口22来显露下伏的Ti-C层16区域，如图5所示。如所能理解的那样，可以将光致抗蚀剂图案化，使得可以实施湿法刻蚀或干法刻蚀工艺来以所期望的图案去除互连中的每一层。例如，对Ti使用氢氟酸(HF)溶液、对Cu使用氯化铁(FeCl3)的湿法化学刻蚀工艺可以被用来选择性地去除由光致抗蚀剂图案化的区域。尽管使用HF溶液去除靠下的Ti层14，但是Ti-C层16并未被刻蚀得以保留。本领域的普通技术人员将很容易理解，需要沉积、掩蔽和刻蚀技术来构建如图5所示的结构。可以对互连层进行刻蚀，使得开口22显露出下伏的部分Ti-C层16。
图5A图示了图5所示结构的俯视图。如所能理解的那样，Ti-C层16通过互连层显露出来。由互连层覆盖的剩余表面保留了下来。因此，顶层(Ti层20)是本视图中唯一可见的其他材料。Ti-C层16通过其他互连层的处理形成了可以被耦合到集成电路器件的电阻器，这将在下文参考附图6和6A进一步说明。
图6图示了对使用Ti-C层16形成电阻器更进一步的制备。图6A图示了图6所示的结构的俯视图。光致抗蚀剂可以被用来对互连层进一步图案化以提供独立的端子区域24、26。对端子区域24、26图案化以隔离Ti-C层16来形成可通过端子区域24、26电耦合到集成电路器件(比如，LED)的高阻值电阻器。因此，端子区域24、26的结构将根据应用变化。在本示范性实施例中，图案化形成简单的线性电阻器，其很好地由图6A示出了。
两步刻蚀工艺可以实施来形成参考图6和图6A所示的结构。首先，将光致抗蚀剂图案化形成所希望的端子区域24、26的结构。如同参考附图5和5A说明的刻蚀工艺那样，例如通过化学刻蚀剂将互连层刻蚀到Ti-C层16的表面。本领域的普通技术人员将很容易理解，需要沉积、掩蔽和刻蚀技术来构建如图6和图6A所示的结构。尽管本发明示范性实施例进行第一刻蚀来图案化如图5和图5A所示的结构，进行第二刻蚀来进一步图案化如图6和图6A所示的结构，但是可以实施单个刻蚀步骤来刻蚀互连层，使得下伏的Ti-C层16显露出来。
在通过例如湿法刻蚀工艺去除了互连层之后，可以使用如等离子体刻蚀的干法刻蚀工艺来刻蚀下伏的Ti-C层16。例如，可以使用与O2混合的CF4气体来实施干法等离子体刻蚀。等离子体刻蚀将去除电阻性Ti-C层16暴露于气体/等离子体体的任何区域。因此，可以在Ti-C层16暴露的区域上施加光致抗蚀剂掩模，其将被保留以形成电阻器。在图6和图6A所示的本实施例中，在开口22中可以施加薄条形光致抗蚀剂，并将其图案化以覆盖如图6A所示的Ti-C层16狭窄区域。等离子体刻蚀去除Ti-C层16任何暴露的区域。在等离子体刻蚀期间，Ti-C没有由保护性光致抗蚀剂或互连层覆盖的区域将被去除。因此，在端子区域24、26附近的区域被刻蚀以显露下伏的挠性衬底10。如图6和图6A所示，剩余的结构形成了耦合在端子区域24、26之间的电阻区域(条形Ti-C材料16)。图6A提供了这样的最终结构的俯视图，其中，可以看到Ti籽晶层20为互连的顶层，Ti-C层16的剩余部分耦合在端子区域24、26之间，使得在挠性衬底10的表面上形成电阻器。如前所述，电阻器可以被图案化来形成任何期望的形状。
图7-12A图示了制备高阻值电阻器(范围为100欧姆-1M欧姆)可替换的示范性技术。如将变得清楚的那样，许多的制备步骤和材料与如上参考图1-6A所述的步骤和材料相同。为了避免重复，在下面的讨论中省略了一些具体的细节。但是，参考图7-12A讨论的示范性技术应该基于如上参考图1-6A所述的完整处理和材料描述来理解。
开始，请参考图7，示出了挠性衬底28。如前所述，挠性衬底28一般包括聚酰亚胺基材料。起始，例如通过物理气相沉积(PVD)工艺在挠性衬底28上沉积掩蔽层(比如，钛(Ti)层30)。在本示范性实施例中，所沉积的Ti层30的厚度可以是例如300埃-1000埃。在本示范性实施例中，Ti层30将用作活化掩模来控制挠性衬底28将被活化的区域，就如下面进一步说明的那样。
参考图8，在Ti层30中刻蚀出开口32。Ti层30可以使用光致抗蚀剂和光掩模图案化，然后例如通过实施使用氢氟酸(HF)溶液的湿法化学刻蚀工艺来将其刻蚀。将开口32图案化为待活化区域的所期望的尺寸。因此，开口32提供一窗口以显露部分挠性衬底28。图8A是图8所示结构的俯视图。参考图8A所示，除通过开口32(图8)显露下伏的挠性衬底28的被刻蚀区域外，挠性衬底28的表面完全由Ti层30覆盖。
接下来，如图9所示，挠性衬底28通过开口32暴露的区域经高能氩(Ar)离子轰击作用以活化挠性衬底28暴露的区域。如前所述，对挠性衬底28表面的氩(Ar)离子轰击导致亚胺羰基的优先断键并形成石墨状碳，于是形成了能够接受与所引入的其他材料形成碳化物键合的挠性衬底28的活化区域34。通过提供易于与其他材料组合来形成高电阻区域的活性区域，活化区域34可以用于形成高阻值的电阻结构。如所能理解的那样，Ti层30提供了用于平面磁控溅射(离子轰击)工艺的掩模，使得挠性衬底28被活化的区域仅是没有被Ti层30覆盖的区域(即，通过开口32显露的区域)。通过图案化Ti层30来提供选择性开口，电阻区域的形状已经确定的，由此减少了如前面实施例中参考图6和6A所述通过等离子体刻蚀来形成电阻几何区域的后续步骤。此外，在本示范性实施例中，实施Ti层30来提供掩蔽层。钛被用来避免磁控溅射室中的污染。但是，也可以使用其他材料来提供掩蔽层。
如图10所示，在形成活化区域34之后，完全去除掩蔽层(Ti层30)。例如，可以实施使用氢氟酸(HF)溶液的湿法化学刻蚀工艺来刻蚀Ti层30。于是，剩余结构包括具有图案化的活化区域34的挠性衬底28。
接下来，如图11所示，将互连层设置在挠性衬底28的表面上。首先，使用如平面磁控溅射的PVD技术沉积钛(Ti)层36。例如，所设置的Ti层36的厚度可以是例如300埃-1000埃。由于Ti层36设置在挠性衬底28上，活化区域34与钛(Ti)强烈地反应，经由活化区域34的羰基出现电荷转移。如图11所示，随着Ti层36覆盖率增加，在活性区域34中形成了薄的碳化钛(Ti-C)层38。如前所述，Ti-C层38是高度电阻性的，所以能够用于在挠性衬底28的表面上制备高阻值(100k欧姆-1M欧姆)的电阻器。
进一步如图11所示，在沉积Ti层36和形成Ti-C层38之后，可以在Ti层36上设置其他互连材料。例如，可以使用物理气相沉积(PVD)工艺在Ti层36上沉积铜(Cu)籽晶层40。例如，所设置的Cu籽晶层40的厚度可以是3000埃。接下来，可以对Cu籽晶层40进行电镀。最后，例如，可以通过PVD工艺在Cu籽晶层40上设置钛(Ti)籽晶层42来完成互连。Ti籽晶层42是可选的，设置的厚度例如可以是1000埃。
因为Ti-C层38已经图案化为有用的电阻器，仅剩的步骤就是通过将互连层图案化为所希望的图案来形成端子区域。图12图示了形成端子区域44、46。图12A图示了图12所示结构的俯视图。可以使用光致抗蚀剂来将互连层图案化以提供独立的端子区域44、46。在将光致抗蚀剂图案化之后，例如可以通过化学刻蚀剂来将互连层刻蚀到挠性衬底28的表面。如前所述，端子区域44、46被图案化以隔离Ti-C层38来形成可通过端子区域44、46电耦合到集成电路器件(比如，LED)的高阻值电阻器。因此，端子区域44、46的结构将根据应用变化。在本示范性实施例中，图案化形成了简单的线性电阻器，其很好地由图12A示出了。本领域的普通技术人员将很容易理解，需要沉积、掩蔽和刻蚀技术来构建如图12和图12A所示的结构。
如前所述，根据本技术制备在挠性衬底上的示范性高阻值电阻器可以用在许多应用中。例如，可以在挠性衬底的背面上形成电阻以提供高阻值泄漏电阻器来防止静电放电对发光二极管(LED)的损害。因此，图13和图14图示了本技术的示范性实施方案。
开始，参考图13，图示了在挠性衬底50上制备的示范性LED阵列48的横截面图。除了LED阵列48制备在挠性衬底50上这一事实之外，该阵列和制备该阵列的方法的具体实施例对于本应用并不重要。因此，下面对LED阵列48的说明不应被认为是以任何方式对当前公开的结构进行限制，而仅意味着对本文所说明的电阻结构的示范性使用。
如前所述，挠性衬底50通常包括聚酰亚胺基材料，比如Kapton。使用粘结层54，刚性载体52可以附着到挠性衬底50上。刚性载体52例如可以包括陶瓷材料、可以模压成型的塑料或高分子材料。粘结层54例如可以包括各向异性导电粘结剂。每个刚性载体52包括LED芯片56。LED芯片56例如可以用包覆材料58(比如，环氧、玻璃填充环氧或如硅树脂的聚合物材料)围绕。每个LED结构还包括透镜结构60，其可以包括对LED辐射透明的任何适当材料，比如聚碳酸酯层。透镜结构60改善了LED芯片56的光输出。
每个刚性载体52也包括多个馈通导电元件，比如用来将LED芯片56电耦合到刚性载体52下侧的电极62。电极62被耦合到各向异性导电粘结层54。导电互连路径64提供了通过挠性衬底50的导电路径。如所能理解的那样，导电互连路径64可以包括由导电材料填充的通路。互连路径64电耦合到在挠性衬底50下侧的互连层66。因此，导电路径从LED芯片56到电极62，经各向异性导电粘结层54，经互连路径64并到达在挠性衬底50下侧的互连层66。这些互连层66可以形成根据本文所述的技术制备的电阻结构的端子。
图14图示了根据本文所述的技术在其上制备有泄漏电阻68的挠性衬底50的背面视图。如所理解的那样，电阻68有利地提供了用于电放电的电学路径。电阻器68和端子区域可以制备为图14所示的示范性图案。在将电阻器68图案化和制备在挠性衬底50上之后，可以形成LED阵列48并将其电耦合到电阻器68上来提供对LED芯片56的保护，使其免受静电放电的损害，如前所述的那样。
尽管本发明可以容易进行各种修改和具有其他形式，但是本文借助附图以举例的方式对具体实施例进行图示，并对其进行了详细的说明。但是，应该理解，并不打算将本发明局限于所公开的特定形式。反而，本发明将覆盖落入权利要求书所界定的本发明精神和范围之内所有的修改、等同以及可替换形式。例如，尽管本文提到了结合半导体LED形成的电阻器，但是这些技术可以同样应用于其他LED类型，比如有机LED。类似地，由本发明所提供的电阻器可以应用于发光领域内和该领域外的电气和电子电路中。
权利要求
1.一种制备电阻器的方法，所述方法包括如下步骤活化挠性衬底(10)(28)表面上的区域，由此形成活化区域(12)(34)；在所述活化区域(12)(34)中形成电阻层(16)(38)；在所述电阻层(16)(38)的至少一部分上沉积一层或多层互连层(18，20)(40，42)；以及图案化所述一层或多层互连层(18，20)(40，42)来形成电阻器的端子(24，26)(44，46)。
2.根据权利要求1所述的方法，其中步骤(a)包括对所述挠性衬底(10)(28)表面进行离子刻蚀的步骤。
3.根据权利要求1所述的方法，其中步骤(a)包括活化聚酰亚胺衬底(10)(28)表面上的区域的步骤。
4.根据权利要求1所述的方法，其中步骤(b)包括在所述活化区域(12)(34)上沉积金属层(14)(36)的步骤，由此导致在所述活化区域(12)(34)中的反应从而形成所述电阻层(16)(38)。
5.根据权利要求4所述的方法，其中沉积金属层(14)(36)的步骤包括在所述活化区域(12)(34)上沉积钛层(14)(36)的步骤，由此导致在所述活化区域(12)(34)中的反应从而形成碳化钛层(16)(38)。
6.根据权利要求4所述的方法，其中步骤(c)包括在至少部分所述金属层(14)(36)上沉积铜层(18)(40)的步骤。
7.根据权利要求6所述的方法，其中步骤(c)包括在所述铜层(18)(40)上沉积钛层(20)(42)的步骤。
全文摘要
一种用于在挠性衬底(10)(28)上制备电阻器的技术。具体地，至少部分聚酰亚胺衬底(10)(28)通过暴露于离子溅射刻蚀技术而活化。在衬底(10)(28)的活化区域(12)(34)上沉积金属层(14)(36)，由此导致形成高电阻金属碳化物区域(16)(38)。在金属碳化物区域(16)(38)上沉积互连层(18，20)(40，42)并将其图案化来在金属碳化物区域(16)(38)相对端形成端子(24，26)(44，46)。将金属碳化物区域(16)(38)图案化形成在端子之间的电阻器。或者，仅仅活化聚酰亚胺衬底(10)(28)的选择区域。选择区域形成在其中形成金属碳化物区域(16)(38)的区域。在金属碳化物区域(16)(38)上设置互连层(18，20)(40，42)并将其图案化来在金属碳化物区域(16)(38)相对端形成端子(24，26)(44，46)。
文档编号H01C7/00GK1695209SQ03825074
公开日2005年11月9日 申请日期2003年8月28日 优先权日2002年9月30日
发明者凯文·M·杜罗彻, 理查德·J·塞亚, 维克拉姆·B·克里什纳默西 申请人:通用电气公司