专利名称：存储器及其制造方法
技术领域：
本发明涉及一种存储器及其制造方法，尤其是涉及掩膜ROM等的存储器及其制造方法。
背景技术：
以前，作为存储器的一例，已知有掩膜ROM。这种掩膜ROM例如被公开在特开平5-275656号公报中。
图31是示出以前基于接触方式的掩膜ROM的结构的平面布局图。图32是图31所示的以前基于接触方式的掩膜ROM沿500-500线的截面图。参照图31和图32，在以前基于接触方式的掩膜ROM中，在基板101的上面隔着规定间隔形成多个扩散杂质的杂质区域102。另外，在对应于相邻的两个杂质区域102之间的基板101的上面，经绝缘膜103形成用作栅极电极的字线104。由该字线104、栅极绝缘膜103与对应的两个杂质区域102形成一个晶体管105。另外，形成第一层夹层绝缘膜106，以覆盖基板101的上面和字线104。在该第一层的夹层绝缘膜106中，对应于各杂质区域102地形成接触孔107，同时，在该接触孔107内连接各杂质区域102地埋入第一层插件(plug)108。
另外，在第一层夹层绝缘膜106上，连接插件108地设置源极线(GND线)109与连接层110。另外，对每个存储器单元111设置一个晶体管105。另外，在第一层夹层绝缘膜106上，形成第二层夹层绝缘膜112，以覆盖源极线(GND线)109与连接层110。在该第二层夹层绝缘膜112的位于规定连接层110上的区域中，形成接触孔113，同时，在该接触孔113内埋入第二层插件114。另外，在第二层夹层绝缘膜112上，连接插件114地形成位线115。由此，连接位线115与晶体管105的杂质区域102。
另外，在以前基于接触方式的掩膜ROM中，通过是否设置第二层插件114，确定是否将晶体管105连接(接触)于位线115上。另外，通过是否将晶体管105连接于位线115上，将包含该晶体管105的存储器单元111具有的数据区别成‘0’或‘1’。
但是，在图31所示的现有掩膜ROM中，由于对每个存储器单元111设置一个晶体管105，所以存在存储器单元尺寸变大的问题。
发明内容
本发明为了解决上述问题而做出，本发明的一个目的在于提供一种可减小存储器单元尺寸的存储器。
为了实现上述目的，本发明第一方面的存储器具备第一导电类型的第一杂质区域，形成于半导体基板的主表面的存储器单元阵列区域中，用作包含于存储器单元中的二极管的一个电极；和多个第二导电类型的第二杂质区域，隔着规定间隔形成于第一杂质区域的表面，用作二极管的另一电极。
在该第一方面的存储器中，如上所述，通过在半导体基板的主表面中设置用作包含于存储器单元的二极管的一个电极的第一导电类型的第一杂质区域、和用作包含于存储器单元的二极管的另一电极的第二导电类型的第二杂质区域，若将由该第一和第二杂质区域构成的二极管排列成矩阵状(交叉点状)，则可形成交叉点型的存储器。此时，由于一个存储器单元包含一个二极管，所以与一个存储器单元包含一个晶体管的情况相比，可减小存储器单元尺寸。另外，由于通过在第一杂质区域的表面形成多个第二杂质区域，可在一个第一杂质区域中形成多个二极管，所以可对多个二极管共同使用第一杂质区域。从而，可简化存储器单元阵列区域的结构和制造过程。
就上述第一方面的存储器而言，优选还具备夹层绝缘膜，形成于第一杂质区域上，同时，包含设置在对应于第二杂质区域的区域中的开口部；和经开口部连接于第二杂质区域的布线，开口部在形成第二杂质区域时向第一杂质区域中导入第二导电类型的杂质时使用。若如此构成，则可将为了在第一杂质区域中形成第二杂质区域而导入第二导电类型的杂质时使用的开口部在导入杂质后原样用作将布线连接于第二杂质区域上的开口部。从而，在形成第二杂质区域之后，由于不必另外形成用于将布线连接于第二杂质区域上的开口部，所以可简化形成连接于第二杂质区域上的布线时的制造过程。
就上述第一方面的存储器而言，优选还具备具有一对源极/漏极区域的选择晶体管，对多个存储器单元设置一个该选择晶体管，第一杂质区域不仅用作二极管的一个电极，还用作选择晶体管的源极/漏极区域之一。若如此构成，则由于可在形成第一杂质区域的一次工序中形成选择晶体管的源极/漏极区域之一和二极管的一个电极，所以可简化制造过程。
就包含上述选择晶体管的构成而言，优选按对应于选择晶体管的区域来分割第一杂质区域。若如此构成，则由于可抑制第一杂质区域的阻抗由于第一杂质区域的长度增大而增大，所以可抑制经第一杂质区域流过的电流的阻抗损失增大。
就包含上述选择晶体管的构成而言，优选选择晶体管的源极/漏极区域的另一方至少包含第三杂质区域，第一杂质区域至少包含具有与第三杂质区域的杂质浓度实质相同的杂质浓度的第四杂质区域。若如此构成，则由于可由与选择晶体管的第三杂质区域相同的工序形成用作二极管的一个电极的第一导电类型的第四杂质区域，所以可简化构成存储器单元的二极管的制造过程。
此时，优选第一杂质区域还包含比第四杂质区域更深注入的第五杂质区域，进一步具备晶体管，该晶体管形成于半导体基板的主表面的外围电路区域中，包含具有与第四杂质区域和第五杂质区域之一实质相同的杂质浓度的第六杂质区域的一对源极/漏极区域。若如此构成，则在用作二极管的一个电极的第一杂质区域包含第四杂质区域与第五杂质区域地构成的情况下，由于可由与第四和第五杂质区域任一个相同的工序来形成在外围电路区域中形成的晶体管的源极/漏极区域的第六杂质区域，所以可进一步简化构成存储器单元的二极管的制造过程。
就包含上述选择晶体管的构成而言，优选还具备沿第一杂质区域设置在存储器单元阵列区域中的字线，选择晶体管包含第一选择晶体管和第二选择晶体管，第一选择晶体管的第一栅极电极与第二选择晶体管的第二栅极电极在与字线一体设置的同时，在形成第一选择晶体管和第二选择晶体管的区域中，相对第一杂质区域的延伸方向倾斜交叉地配置。若如此构成，则与相对沿第一杂质区域的方向正交地配置字线的一部分并构成栅极电极的情况相比，可进一步减小在相对沿第一杂质区域的方向正交的方向上邻接的字线间的间隔。由此，可进一步减小存储器单元尺寸。另外，通过与字线一体设置对应于多个存储器单元设置的第一选择晶体管和第二选择晶体管的各个第一栅极电极和第二栅极电极，可使用字线来对多个存储器单元构成共同的选择晶体管的栅极电极，所以与使用字线来对每个存储器单元构成选择晶体管的栅极电极的情况相比，可大幅度降低字线的负载容量。由此，可使字线高速动作。
就上述选择晶体管包含第一选择晶体管和第二选择晶体管的构成而言，优选按对应于第一选择晶体管和第二选择晶体管的区域来分割第一杂质区域。若如此构成，则可抑制第一杂质区域的阻抗由于第一杂质区域的长度增大而增大。由此，可抑制经第一杂质区域流过的电流的阻抗损失增大。
就分割上述第一杂质区域的构成而言，优选分别沿分割后的第一杂质区域设置的相邻的两个字线经第一栅极电极与第二栅极电极连接。若如此构成，则由于可对分割后的多个第一杂质区域设置连成一条的字线，所以与对分割后的多个第一杂质区域分别设置字线的情况不同，可抑制字线数量的增大。
就上述选择晶体管包含第一选择晶体管和第二选择晶体管的构成而言，优选第一选择晶体管与第二选择晶体管共享源极/漏极区域的另一方。若如此构成，则与对第一选择晶体管和第二选择晶体管单独设置源极/漏极区域的另一方的情况相比，可进一步减小存储器单元尺寸。
就上述第一方面的存储器而言，优选存储器单元进一步包含伴随设置在二极管上的阻抗变化的元件。若如此构成，则就在二极管上设置伴随阻抗变化的元件的存储器而言，可减小存储器单元尺寸，同时，可简化存储器单元阵列区域的结构和制造过程。
就上述第一方面的存储器而言，优选将包含二极管的存储器单元配置成矩阵状。若如此构成，则可容易地得到交叉点型的存储器。
本发明第二方面的存储器的制造方法具备如下工序通过向半导体基板的主表面的存储器单元阵列区域中导入第一导电类型的杂质，形成用作包含于存储器单元中的二极管的一个电极的第一导电类型的第一杂质区域的工序；和通过向第一杂质区域的表面的规定区域中导入第二导电类型的杂质，形成用作二极管的另一电极的多个第二导电类型的第二杂质区域的工序。
在该第二方面的存储器的制造方法中，如上所述，通过向半导体基板的主表面中导入第一导电类型的杂质，形成用作包含于存储器单元中的二极管的一个电极的第一导电类型的第一杂质区域，同时，通过向第一杂质区域的表面中导入第二导电类型的杂质，形成用作二极管的另一电极的第二导电类型的第二杂质区域，从而若将由该第一和第二杂质区域构成的二极管排列成矩阵状(交叉点状)，则可形成交叉点型的存储器。此时，由于一个存储器单元包含一个二极管，所以与一个存储器单元包含一个晶体管的情况相比，可减小存储器单元尺寸。另外，由于通过在第一杂质区域的表面形成多个第二杂质区域，可在一个第一杂质区域中形成多个二极管，所以可对多个二极管共同使用第一杂质区域。从而，可简化存储器单元阵列区域的结构和制造过程。
就上述第二方面的存储器的制造方法而言，优选还具备如下工序，在第一杂质区域上形成具有开口部的夹层绝缘膜的工序；和形成经开口部连接于第二杂质区域的布线的工序，形成第二杂质区域的工序包含经开口部向第一杂质区域中离子注入第二导电类型的杂质的工序。若如此构成，则可将为了在第一杂质区域中形成第二杂质区域而离子导入第二导电类型的杂质时使用的开口部在导入杂质后原样用作将布线连接于第二杂质区域上的开口部。从而，在形成第二杂质区域之后，由于不必另外形成用于将布线连接于第二杂质区域上的开口部，所以可简化形成连接于第二杂质区域上的布线时的制造过程。
此时，优选还具备如下工序，通过向半导体基板的主表面的外围电路区域中导入第二导电类型的杂质，形成包含于外围电路中的晶体管的源极/漏极区域的工序；和通过向源极/漏极区域的表面的规定区域中离子注入第二导电类型的杂质，形成用于降低对源极/漏极区域连接布线时的接触阻抗的接触区域的工序，形成接触区域的工序由与向第一杂质区域中离子注入第二导电类型的杂质的工序实质相同的工序进行。若如此构成，则由于可将形成二极管的制造过程的一部分与形成外围电路的晶体管的制造过程的一部分共用，所以可抑制在存储器单元阵列区域中形成二极管的情况下、制造过程大幅度复杂化。
本发明第三方面的存储器具备包含配置成矩阵状的多个存储器单元的存储器单元阵列区域；对多个存储器单元的每一个设置的、包含第一选择晶体管和第二选择晶体管的选择晶体管；用作构成存储器单元一部分的电极的同时、用作选择晶体管的源极/漏极区域之一的第一杂质区域；和沿第一杂质区域设置在存储器单元阵列区域中的字线。另外，第一选择晶体管的第一栅极电极与第二选择晶体管的第二栅极电极在与字线一体设置的同时，在形成第一选择晶体管和第二选择晶体管的区域中，相对第一杂质区域的延伸方向倾斜交叉地配置。
在该第三方面的存储器中，如上所述，第一选择晶体管的第一栅极电极与第二选择晶体管的第二栅极电极在与字线一体设置的同时，在形成第一选择晶体管和第二选择晶体管的区域中，相对第一杂质区域延伸的方向倾斜交叉地配置，从而与相对沿第一杂质区域的方向正交地配置字线的一部分并构成栅极电极的情况相比，可进一步减小在相对沿第一杂质区域的方向正交的方向上邻接的字线间的间隔。由此，可减小存储器单元尺寸。另外，通过与字线一体设置对多个存储器单元的每一个设置的第一选择晶体管和第二选择晶体管各自的第一栅极电极和第二栅极电极，可用字线来对多个存储器单元构成共同的选择晶体管的栅极电极，所以与用字线来对每个存储器单元构成选择晶体管的栅极电极的情况相比，可大幅度降低字线的负载容量。由此，可使字线高速动作。
就上述第三方面的存储器而言，优选按对应于第一选择晶体管和第二选择晶体管的区域来分割第一杂质区域。若如此构成，则可抑制第一杂质区域的阻抗由于第一杂质区域的长度增大而增大。由此，可抑制经第一杂质区域流过的电流的阻抗损失增大。
此时，优选分别沿分割后的第一杂质区域设置的相邻的两个字线经第一栅极电极与第二栅极电极连接。若如此构成，则由于可对分割后的多个第一杂质区域设置连成一条的字线，所以与对分割后的多个第一杂质区域分别设置字线的情况不同，可抑制字线数量的增大。
就上述第三方面的存储器而言，优选第一选择晶体管与第二选择晶体管共享源极/漏极区域的另一方。若如此构成，则与对第一选择晶体管和第二选择晶体管单独设置源极/漏极区域的另一方的情况相比，可进一步减小存储器单元尺寸。
就上述第三方面的存储器而言，优选通过将第一栅极电极与第二栅极电极作为掩膜、向半导体基板中导入杂质来形成第一杂质区域与另一源极/漏极区域。若如此构成，则由于可通过向半导体基板中导入杂质的一个工序来同时形成第一杂质区域与另一漏极/漏极区域，所以可简化制造过程。
图1是示出本发明第一实施方式的掩膜ROM的构成的电路图。
图2是示出图1所示第一实施方式的掩膜ROM的构成的平面布局图。
图3在图2所示的第一实施方式的掩膜ROM沿100-100线的截面图。
图4是放大示出图2所示第一实施方式的掩膜ROM的虚线区域A的放大平面图。
图5和图6是说明本发明第一实施方式的掩膜ROM的效果的电路图。
图7-图13是说明本发明第一实施方式的掩膜ROM的制造过程的截面图。
图14是说明本发明第一实施方式的变形例的掩膜ROM的构成的截面图。
图15-图21是说明本发明第一实施方式的变形例的掩膜ROM的制造过程的截面图。
图22是说明本发明第一实施方式的另一变形例的掩膜ROM的构成的截面图。
图23是示出本发明第二实施方式的MRAM的构成的电路图。
图24和图25是说明用于图23所示第二实施方式的MRAM中的TMR元件构成的模式图。
图26是示出图23所示第二实施方式的MRAM的存储器单元阵列的构成的截面图。
图27是图26所示第二实施方式的MRAM的存储器单元阵列沿150-150线的截面图。
图28是图26所示第二实施方式的MRAM的存储器单元阵列沿200-200线的截面图。
图29是示出第二实施方式的变形例的MRAM的存储器单元阵列构成的截面图。
图30是图29所示第二实施方式变形例的MRAM的存储器单元阵列沿250-250线的截面图。
图31是图29所示第二实施方式变形例的MRAM的存储器单元阵列沿300-300线的截面图。
图32是示出以前一例的掩膜ROM的结构的平面布局图。
图33是图32所示的以前一例的掩膜ROM沿500-500线的截面图。
具体实施例方式
下面，参照附图来说明本发明的实施方式。
(第一实施方式)参照图1-图4，说明本发明第一实施方式的掩膜ROM的构成。
如图1所示，第一实施方式的掩膜ROM具备地址输入电路1、行解码器2、列解码器3、读出放大器4、输出电路5和存储器单元阵列6。另外，由地址输入电路1、行解码器2、列解码器3、读出放大器4和输出电路5来构成外围电路。地址输入电路1通过从外部输入规定的地址，向行解码器2与列解码器3输出地址数据。另外，在列解码器2上连接多条字线(WL)7。行解码器2通过从地址输入电路1输入地址数据，选择对应于输入的地址数据的字线7，同时，使所选择的字线7的电位上升到H电平。另外，在列解码器3上连接多条位线(BL)8。列解码器3通过从地址输入电路1输入地址数据，选择对应于输入的地址数据的位线8，同时，连接该选择到的位线8与读出放大器4。另外，读出放大器4在判断并放大由列解码器3选择的位线8的电位后，在所选择的位线8的电位是L电平的情况下，输出H电平的信号，同时，在所选择的位线8的电位是H电平的情况下，输出L电平的信号。另外，读出放大器4包含在所选择的位线8的电位不是L电平的情况下、使位线8的电位上升到H电平的负荷电路(未图示)。另外，输出电路5通过输入读出放大器4的输出来向外部输出信号。
另外，在存储器单元阵列6中，将多个存储器单元9配置成矩阵状。各存储器单元9包含一个二极管10。另外，存储器单元阵列6中，设置包含阳极连接于位线8上的二极管10的存储器单元9、和包含阳极未连接于位线8上的二极管10的存储器单元9。利用有无对该位线8连接二极管10的阳极，将存储在存储器单元9中的数据区别为‘0’或‘1’。另外，将二极管10的阴极连接于由n沟道晶体管构成的选择晶体管11的漏极上。另外，将选择晶体管11的源极经源极线(GND线)12接地，同时，将栅极连接于字线7上。
另外，在存储器单元阵列6中，如图2和图3所示，在p型硅基板13的上面，隔着规定间隔设置多个n型杂质区域14。该p型硅基板13是本发明的‘半导体基板’的一例，n型杂质区域14是本发明的‘第一杂质区域’的一例。另外，如图3所示，n型杂质区域14由n型低浓度的杂质区域14a、和形成得比杂质区域14a深的n型杂质区域14b构成。该杂质区域14a是本发明的‘第四杂质区域’的一例，杂质区域14b是本发明的‘第五杂质区域’的一例。另外，杂质区域14b具有比杂质区域14a稍高些的杂质浓度。
这里，在第一实施方式中，在一个n型杂质区域14中，隔着规定间隔形成多个(8个)p型杂质区域15。该p型杂质区域15是本发明的‘第二杂质区域’的一例。由一个p型杂质区域15和n型杂质区域14形成二极管10。从而，n型杂质区域14被用作多个二极管10的共同的阴极。另外，p型杂质区域15被用作二极管10的阳极。另外，在n型杂质区域14内形成多个(8个)二极管10。即，对多个(8个)二极管10共同使用一个n型杂质区域14。另外，如图3所示，若二极管10的构造中包含p型硅基板13，则寄生地构成pnp型双极晶体管。此时，用作连于位线8上的二极管10的阳极的p型杂质区域15、用作阴极的n型杂质区域14和p型硅基板13分别用作双极晶体管的发射极、基极和集电极。
另外，在第一实施方式中，n型杂质区域14也被用作选择晶体管11(11a、11b)的漏极区域。另外，选择晶体管11a是本发明‘第一选择晶体管’的一例，选择晶体管11b是本发明的‘第二选择晶体管’的一例。在第一实施方式中，对8个二极管10(存储器单元9)各设置一个选择晶体管11a和11b。另外，在n型杂质区域14的两侧，隔着规定间隔形成选择晶体管11(11a、11b)的源极区域17。该源极区域17由对规定的8个存储器单元9(二极管10)设置的选择晶体管11a、和对邻接该规定的8个存储器单元9(二极管10)的其它8个存储器单元9(二极管10)设置的选择晶体管11b共享。另外，源极区域17包含n型低浓度杂质区域17a和n型高浓度杂质区域17b。该n型低浓度杂质区域17a是本发明的‘第三杂质区域’的一例。另外，n型低浓度杂质区域17a形成于距p型硅基板13的表面较浅的区域中，另一方面，n型高浓度杂质区域17b形成至比n型低浓度杂质区域17a还深的区域。由此，源极区域17具有由n型低浓度杂质区域17a和n型高浓度杂质区域17b构成的LDD(Lightly Doped Drain)结构。另外，在源极区域17中，在n型低浓度杂质区域17a和n型高浓度杂质区域17b中形成n型接触区域17c。设置该n型接触区域17c，以降低将后述的第一层插件23连接于源极区域17时的接触阻抗。
另外，在第一实施方式中，源极区域17的n型低浓度杂质区域17a和n型杂质区域14的杂质区域14a具有相同的杂质浓度。另外，源极区域17的n型高浓度杂质区域17b具有比n型杂质区域14的杂质区域14b的杂质浓度高的杂质浓度。另外，在存储器单元阵列6中，如图2所示，从两个选择晶体管11(11a、11b)的共同源极区域17分别隔着规定间隔来配置相邻的n型杂质区域14。即，按p型硅基板13的对应于两个选择晶体管11的区域来分割n型杂质区域14。
另外，在p型硅基板13的n型杂质区域14与源极区域17之间的沟道区域上，经栅极绝缘膜18形成栅极电极19(19a、19b)。如图2所示，该栅极电极19(19a、19b)与由多晶硅膜构成的字线7一体形成。另外，栅极电极19a是本发明的‘第一栅极电极’的一例，栅极电极19b是本发明的‘第二栅极电极’的一例。
另外，如图2所示，隔着规定间隔来设置多个字线7。另外，栅极电极19(19a、19b)通过字线7的一部分弯曲来形成，同时，相对沿n型杂质区域14的方向倾斜交叉。由该栅极电极19(19a、19b)、n型杂质区域14和源极区域17来构成选择晶体管11(11a、11b)。另外，栅极电极19的相对的两条边如图4所示，由从平面看、具有与沿n型杂质区域14的方向约成45度角度的部分(图4中的B部分)和具有约成40度角度的部分(图4中的C部分)构成。从而，构成为字线7的弯曲部附近的宽度t1比栅极电极19的中央部附近的宽度t2小。另外，就栅极电极19的各边而言，构成为具有约45度角度的部分(图4中的B部分)比具有约40度角度的部分(图4中的C部分)短。通过如上构成，字线7的弯曲部附近(宽度t1的部分)的具有约40度角度的部分与相邻的其它字线7的具有约45度角度的部分相对，同时，由于相邻的两个字线7之间的间隔宽，所以抑制字线7的弯曲部与相邻的其它字线7接触。另外，构成为字线7的沿n型杂质区域14延伸方向的部分的宽度t3比栅极电极19的中央部附近的宽度t2小。另外，字线7各部分的宽度(t1、t2、t3)的大小关系为t2＞t1t3。
另外，如图3所示，在栅极电极19(19a、19b)的两侧设置由绝缘膜构成的侧壁隔板20。另外，在p型硅基板13的上面上，覆盖栅极电极19(字线7)和侧壁隔板20地设置第一层夹层绝缘膜21。在该第一层夹层绝缘膜21的对应于p型杂质区域15和n型接触区域17c的区域中，设置接触孔22。另外，该接触孔22是本发明的‘开口部’的一例。另外，在该接触孔22中埋入由W(钨)构成的第一层插件23。由此，将插件23连接于p型杂质区域15和n型接触区域17c上。
另外，如图3所示，在第一层夹层绝缘膜21上，连接第一层插件23地设置由Al构成的源极线12和第一层连接层24。另外，在第一层夹层绝缘膜21上，覆盖源极线12和第一层连接层24地设置第二层夹层绝缘膜25。在该第二层夹层绝缘膜25的对应于第一层连接层24的区域中，形成接触孔26。在该接触孔26中埋入由W构成的第二层插件27。
另外，在第二层夹层绝缘膜25上，连接于第二层插件27地设置由Al构成的第二层连接层28。另外，在第二层夹层绝缘膜25上，覆盖第二层连接层28地设置第三层夹层绝缘膜29。在该第三层夹层绝缘膜29中设置接触孔30，同时，在该接触孔30中埋入由W构成的第三层插件31。将该第三层插件31连接于第二层连接层28上。在第三层夹层绝缘膜29上，隔着规定间隔来设置由Al构成的多个位线8。将该位线8连接于第三层插件31上。另外，将第三层插件31设置在连于规定的p型杂质区域15(二极管10的阳极)上的第二层连接层28与位线8之间，另一方面，不设置在连于此外的p型杂质区域15(二极管10的阳极)上的第二层连接层28与位线31之间。由此，构成阳极连接于位线8上的二极管10和阳极未连接于位线8上的二极管10。即，在第一实施方式中，通过是否设置接触孔30来在第三层夹层绝缘膜29中存储数据‘0’或‘1’。
下面，参照图1来说明第一实施方式的掩膜ROM的动作。首先，将规定的地址输入地址输入电路1。由此，将对应于该输入地址的地址数据从地址输入电路1分别输出到行解码器2和列解码器3。之后，通过由行解码器2解码地址数据，选择对应于地址数据的规定字线7。之后，使该选择的字线7的电位上升到H电平。由此，栅极连接于该选择字线7上的选择晶体管11变为导通状态。因此，由于将选择晶体管11的漏极电位下降到GND电平(L电平)，所以与选择晶体管11的漏极共同使用的二极管10的阴极电位也被降低到GND电平(L电平)。此时，未被选择的字线7的电位保持L电平。由此，连于未被选择的字线7上的选择晶体管11被保持在截止状态，所以连于未被选择的字线7上的二极管10的阴极变为断开状态。
另一方面，从地址输入电路1输入地址数据的列解码器3选择对应于输入的地址数据的规定位线8，同时，将该所选择的位线8连接于读出放大器4上。之后，在对应于所选择的字线7、与所选择的位线8的所选择的存储器单元9的二极管10的阳极连于位线8上的情况下，经二极管10将位线8的电位降低到L电平。由此，位线8的L电平的电位被传递给读出放大器4。此时，读出放大器4判断位线8的电位并放大后，输出与位线8的L电平电位相反极性的H电平信号。之后，输出电路5接收读出放大器4的输出信号，向外部输出H电平的信号。另一方面，在对应于所选择的字线7、与所选择的位线8的所选择的存储器单元9的二极管10的阳极未连于位线8上的情况下，不将L电平的电位传递给读出放大器4。此时，由设置在读出放大器4内的负荷电路(未图示)将位线8的电位上升到H电平。由此，读出放大器4判断位线8的电位并放大后，输出与位线8的H电平电位相反极性的L电平信号。之后，输出电路5接收读出放大器4的输出信号，向外部输出L电平的信号。
另外，在第一实施方式的掩膜ROM中，通过在各存储器单元9中设置二极管10，抑制数据读出时的电流回流引起的数据的错误读出。具体而言，如图5所示，在从所选择的存储器单元中读出数据时，在电流沿箭头D的路径流过的情况下，由图5中的E二极管抑制电流流过。另一方面，在存储器单元中未设置二极管的情况下，如图6所示，通过沿箭头F的路径回流到选择的位线之外的其它位线，从而流过电流。此时，由于不能判断经所选择的位线读出的数据是否是所选择的存储器单元的数据，所以产生数据的错误读出。相反，在第一实施方式的掩膜ROM中，由于不产生电流的回流，所以仅读出所选择的存储器单元的数据。由此，抑制数据的错误读出。
另外，在第一实施方式中，若在二极管10的结构中包含p型硅基板13(参照图3)，则在寄生构成pnp型双极晶体管的同时，p型杂质区域15、n型杂质区域14与p型硅基板13分别用作双极晶体管的发射极、基极和集电极。从而，向二极管的顺时针方向流过电流相当于在双极晶体管的发射极-基极间流过电流。此时，在双极晶体管的发射极(p型杂质区域15)-集电极(p型硅基板13)之间也流过电流。由此，流过位线8的电流是流过发射极(p型杂质区域15)-基极(n型杂质区域14)之间的电流与流过发射极(p型杂质区域15)-集电极(p型硅基板13)之间的电流的总和。由于发射极-集电极间的电流在发射极-基极间流过电流的情况下产生，所以放大经存储器单元9(二极管10)流过的单元电流。因此，在第一实施方式中，利用作为二极管10的阴极的n型杂质区域14的阻抗高，在从作为阳极的p型杂质区域15流向n型杂质区域14的杂质区域14a的电流变小的情况下，通过由从p型杂质区域15流向p型硅基板13的电流进行放大，抑制流过位线8的电流减少。
下面，参照图2、图3和图7-图13来说明第一实施方式的掩膜ROM的制造过程。另外，在以下的制造过程的说明中，省略在p型硅基板中形成势阱(well)和元件分离区域(LOCOS或STI等)的工序。
首先，如图7所示，经栅极绝缘膜18在p型硅基板13的上面形成由多晶硅构成的字线7(栅极电极19)。如图2所示，从平面看，隔着规定间隔形成多个该字线7。
接着，如图8所示，将栅极电极19作为掩膜，向p型硅基板13上面的规定区域中，在注入能量约50keV、剂量(注入量)约3.0×1013cm-2的条件下，离子注入P(磷)。由此，形成由对应于栅极电极19的区域分割的n型杂质区域14的低浓度杂质区域14a、和n型低浓度杂质区域17a。
接着，如图9所示，在覆盖整个面地形成绝缘膜之后，通过各向异性蚀刻该绝缘膜，在栅极电极19的侧面上，形成由绝缘膜构成的侧壁隔板20。之后，在覆盖n型低浓度杂质区域17a地形成抗蚀剂膜32之后，将栅极电极19、侧壁隔板20和抗蚀剂膜32作为掩膜，离子注入P(磷)。此时的离子注入条件是注入能量约100keV、剂量约3.5×1013cm-2。由此，在对应于n型低浓度杂质区域14a的区域中，形成具有比杂质区域14a的杂质浓度稍高的杂质浓度的n型杂质区域14b。将该杂质区域14b形成到比杂质区域14a深的区域。另外，由杂质区域14a和杂质区域14b构成n型杂质区域14。
接着，如图10所示，覆盖n型杂质区域14地形成抗蚀剂膜33。之后，将栅极电极19、侧壁隔板20和抗蚀剂膜33作为掩膜，在注入能量约70keV、剂量约5.0×1015cm-2的条件下离子注入As。由此，在对应于n型低浓度杂质区域17a的区域中，形成具有比n型低浓度杂质区域17a的杂质浓度还高的杂质浓度的n型高浓度杂质区域17b。将该n型高浓度杂质区域17b形成到比n型低浓度杂质区域17a还深的区域。另外，由n型低浓度杂质区域17a和n型高浓度杂质区域17b形成具有LDD结构的n型源极区域17。
接着，如图11所示，覆盖栅极电极19(字线7)和侧壁隔板20地在p型硅基板13上形成第一层夹层绝缘膜21。之后，使用光刻技术和干蚀刻技术，在第一层夹层绝缘膜21的对应于源极区域17和n型杂质区域14的区域中，形成接触孔22。
之后，如图12所示，覆盖第一层夹层绝缘膜21上的对应于n型杂质区域14的区域地形成抗蚀剂膜34。之后，在注入能量约25keV、剂量约3.0×1014cm-2的条件下，经接触孔22向源极区域17中离子注入P(磷)。由此，形成n型接触区域17c。
之后，如图13所示，覆盖第一层夹层绝缘膜21的对应于源极区域17的区域地形成抗蚀剂膜35。之后，在注入能量约40keV、剂量约2.0×1015cm-2的条件下，经接触孔22向n型杂质区域14中离子注入BF2。由此，对应于接触孔22，在n型杂质区域14中形成多个(8个)p型杂质区域15。由该多个(8个)p型杂质区域15和n型杂质区域14在n型杂质区域14内形成多个(8个)二极管10。另外，将p型杂质区域15形成到比n型杂质区域14的杂质区域14a深一些的区域。
接着，如图3所示，埋入接触孔22地形成由W构成的第一层插件23。由此，将第一层插件23分别连接到p型杂质区域15与源极区域17的n型接触区域17c上。另外，连接连于p型杂质区域15上的插件23地在第一层夹层绝缘膜21上形成由Al构成的第一层连接层24，同时，连接于连于源极区域17上的插件23地形成由Al构成的源极线12。另外，在覆盖第一层连接层24和源极线12地在第一层夹层绝缘膜21上形成第二层夹层绝缘膜25之后，在对应于第一层连接层24的区域中形成接触孔26。另外，在该接触孔26中埋入由W构成的第二层插件27。之后，连接于第二层插件27地在第二层夹层绝缘膜25上形成由Al构成的第二层连接层28。之后，覆盖第二层连接层28地在第二层夹层绝缘膜25上形成第三层夹层绝缘膜29。
另外，在第三层夹层绝缘膜29的对应于第二层连接层28的区域中，形成接触孔30，同时，在该接触孔30中埋入由W构成的第三层插件31。此时，在将p型杂质区域15连接于位线8的情况下，设置接触孔30和第三层插件31，另一方面，在未将p型杂质区域15连接于位线8的情况下，不设置接触孔30和第三层插件31。最后，在第三层夹层绝缘膜29上形成由Al构成的位线8。由此，在设置第三层插件31的区域中，由于第二层连接层28与位线8经第三层插件31连接，所以将连于该第二层连接层28上的p型杂质区域15连接于位线8上。另一方面，在未设置第三层插件31的区域中，由于第二层连接层28与位线8未连接，所以不将p型杂质区域15连接于位线8上。由此，形成将阳极(p型杂质区域15)连接于对应于数据‘0’或‘1’之一的位线8上的二极管10、和未将阳极(p型杂质区域15)连接于对应于数据‘0’或‘1’另一方的位线8上的二极管10。如上所述，形成图3所示的第一实施方式的掩膜ROM的存储器单元阵列6。
在第一实施方式中，如上所述，通过在p型硅基板13的上面形成由n型杂质区域14和p型杂质区域15构成的二极管10，由于一个存储器单元9包含一个二极管，所以与一个存储器单元包含一个晶体管的现有掩膜ROM(参照图28)相比，可减小存储器单元尺寸。
另外，在第一实施方式中，通过在n型杂质区域14的表面中形成多个p型杂质区域15，可在一个n型杂质区域14中形成多个二极管10，所以可对多个二极管10共同使用n型杂质区域14。由此，可简化存储器单元阵列6的构造和制造过程。
另外，在第一实施方式中，通过将为了在n型杂质区域14中形成p型杂质区域15而离子注入BF2时使用的接触孔22，在离子注入BF2后原样用于将插件23连接于p型杂质区域15上，从而在形成p型杂质区域15之后不必单独形成用于将插件23连接于p型杂质区域15上的接触孔，所以可简化形成连接于p型杂质区域15上的插件时的制造过程。
另外，在第一实施方式中，通过将n型杂质区域共同用作选择晶体管11的漏极区域与二极管10的阴极，可由形成n型杂质区域14的一次工序来形成选择晶体管11的漏极区域和二极管10的阴极，所以可简化制造过程。
另外，在第一实施方式中，通过由对应于选择晶体管11的区域来分割n型杂质区域14，可抑制n型杂质区域14的阻抗由于n型杂质区域14的长度增大而增大，所以可抑制经n型杂质区域14流过的电流的阻抗损耗增大。
另外，在第一实施方式中，通过将选择晶体管11的源极区域17的n型低浓度杂质区域17a构成为具有与n型杂质区域14的杂质区域14a相同的杂质浓度，可由与选择晶体管11的n型低浓度杂质区域17a相同的工序来形成n型杂质区域14的杂质区域14a，所以在将选择晶体管11的源极区域17构成由n型低浓度杂质区域17a与n型高浓度杂质区域17b构成的LDD结构的情况下，可简化构成存储器单元9的二极管10的制造过程。
另外，在第一实施方式中，在与字线7一体设置选择晶体管11a的栅极电极19a和选择晶体管11b的栅极电极19b的同时，在形成选择晶体管11a和11b的区域中，通过相对n型杂质区域14的延伸方向倾斜地交叉配置，与沿n型杂质区域14的方向正交地配置字线的一部分来构成栅极电极的情况相比，不仅抑制了规定的字线7与邻接的其它字线7接触，而且还可减小规定的字线7与邻接的其它字线7之间的间隔。由此，可进一步减小存储器单元尺寸。
另外，在第一实施方式中，通过将对8个存储器单元9(二极管10)的每个设置的选择晶体管11a和11b的各个栅极电极19a和19b与字线7一体设置，可使用字线7来对8个存储器单元9(二极管10)构成共同的选择晶体管11a和11b的栅极电极19a和19b，所以与使用字线来对每个存储器单元构成选择晶体管的栅极电极的情况相比，可大幅度降低字线7的负荷容量。由此，可使字线7高速动作。
另外，在第一实施方式中，通过经栅极电极19a和19b连接字线7的分别沿被分割的n型杂质区域14设置的部分，可对分割的多个n型杂质区域14设置连成一条的字线7，所以与对分割后的多个n型杂质区域14单独设置字线的情况不同，可抑制字线的数量增大。
另外，在第一实施方式中，通过构成为对规定的8个存储器单元9(二极管10)设置的选择晶体管11a、和对邻接于该规定的8个存储器单元9(二极管10)的其它8个存储器单元9(二极管10)设置的选择晶体管11b共有源极区域17，与对选择晶体管11a与选择晶体管11b单独设置源极区域的情况相比，可进一步减小存储器单元尺寸。
另外，在第一实施方式中，通过将栅极电极11a和11b作为掩膜、离子注入到p型硅基板13中，形成n型杂质区域14和源极区域17，可由共同的离子注入工序来形成n型杂质区域14和源极区域17，所以可简化制造过程。
下面，参照图14来说明第一实施方式的变形例的掩膜ROM的构成。在第一实施方式的变形例中，说明局部共享存储器单元阵列的选择晶体管的制造过程、和设置在外围电路中的耐低压n沟道晶体管、耐低压p沟道晶体管和耐高压晶体管的制造过程的情况。
第一实施方式的变形例的掩膜ROM如图14所示，除选择晶体管41外，还在外围电路内具备具有规定耐压的耐低压n沟道晶体管42、具有比耐低压n沟道晶体管42的耐压高的耐压的耐高压晶体管43、和具有规定耐压的耐低压p沟道晶体管44。另外，耐低压n沟道晶体管42和耐高压晶体管43是本发明的‘晶体管’的一例。
另外，选择晶体管41的n型源极/漏极区域41a具有与上述第一实施方式的n型杂质区域14一样的构成。在选择晶体管41的漏极区域中，形成p型杂质区域15。由此，在选择晶体管41的漏极区域中，形成由n型杂质区域14和p型杂质区域15构成的二极管。另一方面，在选择晶体管41的源极区域中，形成用于降低与第一层插件23(参照图3)的接触阻抗的n型接触区域41c。另外，耐低压n沟道晶体管42的n型源极/漏极区域42a具有含P(磷)的n型低浓度杂质区域42b、和含As的n型高浓度杂质区域42c。该n型低浓度杂质区域42b是本发明的‘第六杂质区域’的一例。另外，由n型低浓度杂质区域42b与n型高浓度杂质区域42c来构成LDD结构。此外，在耐低压n沟道晶体管42的n型源极/漏极区域42a中，设置用于降低与第一层插件23(参照图3)的接触阻抗的n型接触区域42d。
另外，耐高压晶体管43的n型源极/漏极区域43a具有含P(磷)的n型低浓度杂质区域43b、和含As的n型高浓度杂质区域43c。该n型低浓度杂质区域43b是本发明的‘第六杂质区域’的一例。另外，包围n型高浓度杂质区域43c地形成n型低浓度杂质区域43b。由此，在n型高浓度杂质区域43c与p型硅基板13之间，由于夹入n型低浓度杂质区域43b，所以可通过n型低浓度杂质区域43b来缓和n型高浓度杂质区域43c与p型硅基板13的整个边界区域中的电场集中。另外，在耐高压晶体管43的n型源极/漏极区域43a中，设置用于降低与第一层插件23(参照图3)的接触阻抗的n型接触区域43d。
另外，耐低压p沟道晶体管44的p型源极/漏极区域44a含有B(硼)。在该p型源极/漏极区域44a中设置用于降低与第一层插件23(参照图3)的接触阻抗的p型接触区域44c。该p型接触区域44c是本发明的‘接触区域’的一例。耐低压p沟道晶体管44形成于在p型硅基板13中形成的n势阱44d内。
这里，在第一实施方式的变形例中，耐高压晶体管43的n型低浓度杂质区域43b具有与选择晶体管41的n型杂质区域14b的杂质浓度相同的杂质浓度。另外，耐高压晶体管43的n型高浓度杂质区域43c具有与耐低压n沟道晶体管42的n型高浓度杂质区域42c的杂质浓度相同的杂质浓度。另外，耐低压n沟道晶体管42的n型低浓度杂质区域42b具有与选择晶体管41的n型低浓度杂质区域14a的杂质浓度相同的杂质浓度。
另外，在选择晶体管41、耐低压n沟道晶体管42、耐高压晶体管43和耐低压p沟道晶体管44的形成区域中，形成第一层夹层绝缘膜21。在该第一层夹层绝缘膜21的对应于选择晶体管41的p型杂质区域15和n型接触区域41c、耐低压n沟道晶体管42的n型接触区域42d、耐高压晶体管43的n型接触区域43d、和耐低压p沟道晶体管44的p型接触区域44c的区域中，分别设置接触孔22、42e、43e和44e。另外，在接触孔22、42e、43e和44e内埋入插件23。
下面，参照图14-图21来说明第一实施方式的变形例的掩膜ROM的制造过程。
首先，如图15所示，在p型硅基板13的耐低压p沟道晶体管44的形成区域中，形成n势阱44d。之后，经栅极绝缘膜18在p型硅基板13上形成栅极电极19。然后，在覆盖耐高压晶体管43和耐低压p沟道晶体管44的形成区域地形成抗蚀剂膜45之后，将抗蚀剂膜45作为掩膜，在注入能量约50keV、剂量(注入量)约3.0×1013cm-2的条件下，离子注入P(磷)。由此，同时形成耐低压n沟道晶体管42的n型低浓度杂质区域42b和选择晶体管41的低浓度的杂质区域14a。
接着，如图16所示，形成抗蚀剂膜46，以覆盖耐低压n沟道晶体管42和耐低压p沟道晶体管44的形成区域，同时覆盖选择晶体管41的比栅极电极19的宽度宽一些的区域，之后，将抗蚀剂膜46作为掩膜，在注入能量约100keV、剂量约3.5×1013cm-2的条件下，离子注入P(磷)。由此，形成耐高压晶体管43的n型低浓度杂质区域43b。将该n型低浓度杂质区域43b形成至比耐低压n沟道晶体管42的n型低浓度杂质区域42b和选择晶体管41的低浓度杂质区域14a还深的区域。另外，在选择晶体管41的形成区域中，形成具有比低浓度杂质区域14a的杂质浓度稍高的杂质浓度的杂质区域14b。由此，在选择晶体管41的形成区域中，形成由杂质区域14a和杂质区域14b构成的n型源极/漏极区域41a。
之后，如图17所示，在覆盖整个面地形成绝缘膜之后，通过各向异性蚀刻该绝缘膜，在栅极电极19的侧面上，形成由绝缘膜构成的侧壁隔板20。
接着，如图18所示，在覆盖选择晶体管41和耐低压p沟道晶体管44的形成区域地形成抗蚀剂膜47之后，将抗蚀剂膜47作为掩膜，在注入能量约70keV、剂量约5.0×1015cm-2的条件下离子注入As。由此，同时形成耐低压n沟道晶体管42的n型高浓度杂质区域42c和耐高压晶体管43的n型高浓度杂质区域43c。之后，在耐低压n沟道晶体管42的形成区域中，形成由n型低浓度杂质区域42b和n型高浓度杂质区域42c构成的n型源极/漏极区域42a，另一方面，在耐高压晶体管43的形成区域中，形成由n型低浓度杂质区域43b和n型高浓度杂质区域43c构成的n型源极/漏极区域43a。
之后，如图19所示，覆盖选择晶体管41、耐低压n沟道晶体管42和耐高压晶体管43的形成区域地形成抗蚀剂膜48，之后，将抗蚀剂膜48作为掩膜，在注入能量约50keV、剂量约2.0×1015cm-2的条件下，离子注入BF2。由此，形成耐低压p沟道晶体管44的p型源极/漏极区域44a。
之后，如图20所示，通过进行热处理，热扩散耐低压p沟道晶体管44的p型源极/漏极区域44a中的p型杂质。由此，形成p型源极/漏极区域44a至耐低压p沟道晶体管44的侧壁隔板20的下方。之后，通过与上述第一实施方式一样的过程，覆盖选择晶体管41、耐低压n沟道晶体管42、耐高压晶体管43和耐低压p沟道晶体管44各自的形成区域地形成第一层夹层绝缘膜21。之后，在第一层夹层绝缘膜21的对应于选择晶体管41的n型源极/漏极区域41a、耐低压n沟道晶体管42的n型源极/漏极区域42a、耐高压晶体管43的n型源极/漏极区域43a和耐低压p沟道晶体管44的p型源极/漏极区域44a各自的规定区域中，分别形成接触孔22、42e、43e和44e。之后，覆盖第一层夹层绝缘膜21的对应于选择晶体管41的源极区域、耐低压n沟道晶体管42的形成区域、和耐高压晶体管43的形成区域的区域地形成抗蚀剂膜49。之后，将抗蚀剂膜49作为掩膜，在注入能量约40keV、剂量约2.0×1015cm-2的条件下，离子注入BF2。由此，同时形成耐低压p沟道晶体管44的p型接触区域44c、和p型杂质区域15。由该p型杂质区域15和n型杂质区域14来形成二极管。
最后，如图21所示，覆盖第一层夹层绝缘膜21的对应于选择晶体管41的漏极区域、和耐低压p沟道晶体管44的形成区域的区域上地形成抗蚀剂膜50，之后，将抗蚀剂膜50作为掩膜，在注入能量约25keV、剂量约3.0×1014cm-2的条件下，离子注入P(磷)。由此，在选择晶体管41的源极区域、耐低压n沟道晶体管42的源极/漏极区域42a、和耐高压晶体管43的源极/漏极区域43a各自中，分别形成n型接触区域41c、42d和43d。之后，在接触孔22、42e、43e和44e内埋入插件23。如上所述，形成图14所示的选择晶体管41、耐低压n沟道晶体管42、耐高压晶体管43和耐低压p沟道晶体管44。
第一实施方式的变形例的上述之外的制造过程与上述第一实施方式的制造过程一样。
在第一实施方式的变形例中，如上所述，构成耐高压晶体管43的n型低浓度杂质区域43b，使之具有与选择晶体管41的n型杂质区域14b的杂质浓度相同的杂质浓度，同时，构成耐高压晶体管43的n型杂质高浓度区域43c，使之具有与耐低压n沟道晶体管42的n型高浓度杂质区域42c的杂质浓度相同的杂质浓度，再同时构成耐低压n沟道晶体管42的n型低浓度杂质区域42b，使之具有与选择晶体管41的n型杂质区域14a的杂质浓度相同的杂质浓度，由此，可由与选择晶体管41的杂质区域14b相同的工序来形成耐高压晶体管43的n型低浓度杂质区域43b，同时，可由与耐低压n沟道晶体管42的n型高浓度杂质区域42c相同的工序来形成耐高压晶体管43的n型高浓度杂质区域43c。另外，可由与选择晶体管41的杂质区域14a相同的工序来形成耐低压n沟道晶体管42的n型低浓度杂质区域42b。另外，可由与耐低压p沟道晶体管44的p型接触区域44c相同的工序来形成构成二极管的p型杂质区域15。由此，当在存储器单元阵列中形成选择晶体管41与二极管的情况下，由于可局部共享外围电路的耐低压n沟道晶体管42、耐高压晶体管43和耐低压p沟道晶体管44与制造过程，所以即使设置选择晶体管41和二极管，制造过程也基本上不会复杂化。另外，作为第一实施方式的再一变形例，如图22所示，也可与耐低压n沟道晶体管42的n型源极/漏极区域42a一样地构成选择晶体管41的源极区域41b(17)。
(第二实施方式)参照图23-图28，说明本发明第二实施方式的MRAM(MagneticRandom Access Memory)的构成。在该第二实施方式中，以由共同的杂质区域来形成选择晶体管的漏极区域和包含于存储器单元中的二极管的阴极为例，说明交叉点型的MRAM。
在第二实施方式的MRAM中，如图23所示，配置在存储器单元阵列56中的各存储器单元59具备一个二极管60、一个TMR(TunnelingMagneto Resistance)元件62。另外，该TMR元件62是本发明的‘伴随阻抗变化的元件’的一例。将TMR元件62的一个电极连接于二极管50的阳极上，同时，将另一电极连接于位线(BL)8上。第二实施方式的MRAM的上述之外的电路构成与上述第一实施方式的掩膜ROM的电路构成一样。
另外，TMR元件62如图24和图25所示，具有用由磁性体构成的钉扎(pin)层62b和自由(free)层62c夹持由薄的氧化膜(氧化铝)构成的非磁性层62a的结构。钉扎层62b由具有磁气方向难以变化的特性的磁性层构成。另外，自由层62c由磁气方向容易变化的磁性层构成。另外，TMR元件62构成为在钉扎层62b的磁气方向与自由层62c的磁气方向相同的情况和不同的情况下，经TMR元件62流过的电流的大小变化。即，在钉扎层62b的磁气方向与自由层62c的磁气方向相同的情况下，随着TMR元件62的阻抗变小，经TMR元件62流过的电流I0(参照图24)变大。另一方面，在钉扎层62b的磁气方向与自由层62c的磁气方向不同的情况下，随着TMR元件62的阻抗变大，经TMR元件62流过的电流I1(参照图25)变小。
另外，在第二实施方式的MRAM的存储器单元阵列56中，如图26和图27所示，在p型硅基板13的上面，隔着规定间隔形成多个含P(磷)的n型杂质区域64。该n型杂质区域64是本发明的‘第一杂质区域’的一例。另外，在n型杂质区域64内，形成含B(硼)的p型杂质区域65。该p型杂质区域65是本发明的‘第二杂质区域’的一例。另外，由p型杂质区域65和n型杂质区域64构成二极管60。另外，沿n型杂质区域64的延伸方向，在n型杂质区域64的两侧，如图27所示，设置选择晶体管61。
这里，在第二实施方式中，n型杂质区域64被共用作多个(8个)二极管60的阴极和选择晶体管61的漏极区域66。另外，在p型硅基板13的上面，与n型杂质区域64隔着规定间隔，设置选择晶体管61的n型源极区域67。另外，在n型源极区域67中，形成用于降低将第一层插件23连接于n型源极区域67时的接触阻抗的n型接触区域67c。另外，在n型杂质区域64与源极区域67之间的沟道区域上，经栅极绝缘膜68，设置由多晶硅构成的栅极电极69。
另外，在沿位线BL延伸的方向上邻接的两个n型杂质区域64之间，如图26所示，形成由氧化硅膜构成的元件分离绝缘膜70。在该元件分离绝缘膜70上，设置由多晶硅构成的字线7。上述栅极电极69与该字线7一体形成。另外，在覆盖字线7地设置在p型硅基板13上面上的第一层夹层绝缘膜21上，如图26和图28所示，对应于字线7来设置由Al构成的字线7的衬里布线71。该衬里布线71在规定区域中经插件(未图示)与字线7连接。
另外，在设置于第一层夹层绝缘膜21上的第二层夹层绝缘膜25上，设置具有上述构成的TMR元件62。该TMR元件62的钉扎层62b经第一层插件23、连接层24和第二层插件26与p型杂质区域65(二极管60的阳极)连接。另外，在TMR元件62的自由层62c上，形成由Al构成的位线8。沿与字线7的衬里布线71的延伸方向正交的方向延伸地形成该位线8。
第二实施方式的MRAM的上述之外的构成与上述第一实施方式的掩膜ROM的构成一样。
下面，参照图26来说明第二实施方式的MRAM的动作。
当第二实施方式的MRAM改写数据时，在位线8与字线7的衬里布线71中，流过彼此正交的电流。从而，可仅改写位于该位线8与衬里布线71的交点上的TMR元件62的数据。具体而言，流过衬里布线71与位线8的各电流产生磁场，同时，该两个磁场的和(合成磁场)作用于TMR元件62。通过该合成磁场，TMR元件62的自由层62c的磁气方向反转。从而，将TMR元件62保持的数据例如从‘1’改写成‘0’。另外，作为从第二实施方式的MRAM读出数据时的动作，根据流过的电流随着TMR元件62的阻抗变化的变化，由读出放大器4判断数据‘0’或‘1’。此外的读出动作与上述第一实施方式的掩膜ROM的动作一样。
在第二实施方式的MRAM中，如上所述，就在二极管10上设置TMR元件62的MRAM而言，可减小存储器单元尺寸，同时，可简化存储器单元阵列区域的构造和制造过程。
第二实施方式的上述之外的效果与上述第一实施方式的效果一样。
参照图29-图31来说明第二实施方式的变形例的MRAM的构成。
在第二实施方式的变形例的MRAM中，与上述第二实施方式的MRAM不同，构成为通过在TMR元件92的钉扎层92d中直接流过电流来改写TMR元件92的数据。具体而言，如图29所示，TMR元件92具有分割成两个的钉扎层92b和92d。一个钉扎层92b如图29和图30所示，经插件23连接于p型杂质区域65(二极管60的阳极)上。另一钉扎层92d如图31所示，形成为沿与位线8的延伸方向正交的方向延伸。另外，钉扎层92d在规定区域与连接于字线7上的插件(未图示)连接。另外，在第二实施方式的变形例中，与上述第二实施方式不同，不设置字线7的衬里布线71(参照图26)。第二实施方式的变形例的MRAM的上述之外的构成与上述第二实施方式的MRAM的构成一样。
下面，说明第二实施方式的变形例的MRAM的动作。在第二实施方式的变形例的MRAM中，当改写数据时，在位线8与TMR元件92的一个钉扎层92d中流过彼此正交的电流。由此，由流过位线8与钉扎层92d的各电流产生磁场。通过该两个磁场的合成磁场，自由层92c的磁气方向反转。从而，将TMR元件92保持的数据例如从‘1’改写成‘0’。第二实施方式的变形例的MRAM的上述之外的动作与上述第二实施方式的MRAM的动作一样。
在第二实施方式的变形例中，如上所述，通过构成为在改写数据时在TMR元件92的钉扎层92d中流过电流，可在接近自由层92c的钉扎层92d中产生磁场。由此，在流过钉扎层92d的电流小的情况下，也可使自由层92c的磁气方向充分反转，所以可以小电流来高效改写TMR元件92的数据。
这次公开的实施方式在所有方面都应认为是示例而非限制。本发明的范围如权利要求的范围而非上述实施方式的说明所示，并且包含与权利要求的范围相同的含义和范围内的所有变更。
例如，在上述实施方式中，举例说明了将本发明适用于交叉点型的掩膜ROM和MRAM中，但本发明不限于此，也可广泛适用于掩膜ROM或MRAM之外的交叉点型的存储器或交叉点型之外的存储器中。具体而言，在上述第二实施方式中，举例说明将TMR元件用作伴随阻抗变化的元件的MRAM，但本发明不限于此，也可将本发明适用于将TMR元件以外的元件用作伴随阻抗变化的元件的存储器中。例如，也可将本发明适用于使用阻抗值随着利用热来切换成非晶状态与结晶状态而发生变化的元件的OUM(Ovonic Unified Memory)、或使用通过施加电压脉冲、阻抗值大幅度变化的CMR(Colossal Magneto Resistive)元件的RRAM(Resistance Random Access Memory)等中。
另外，在上述第一实施方式中，由低浓度的杂质区域14a和具有比杂质区域14a稍高的杂质浓度的杂质区域14b来构成构成二极管阴极的n型杂质区域14，但本发明不限于此，也可构成为n型杂质区域14的杂质区域14a和杂质区域14b具有实质上相同的杂质浓度。另外，也可仅由杂质区域14a来构成n型杂质区域14。此时，优选设定离子注入条件，以在杂质区域14a内形成p型杂质区域15。另外，也可改换上述实施方式和变形例的p型区域与n型区域的导电类型来构成存储器。
权利要求
1.一种存储器，具备第一导电类型的第一杂质区域，形成于半导体基板的主表面的存储器单元阵列区域中，用作包含于存储器单元中的二极管的一个电极；和多个第二导电类型的第二杂质区域，隔着规定间隔形成于所述第一杂质区域的表面，用作所述二极管的另一电极。
2.根据权利要求1所述的存储器，其特征在于还具备夹层绝缘膜，形成于所述第一杂质区域上，同时，包含设置在对应于所述第二杂质区域的区域中的开口部；和经所述开口部连接于所述第二杂质区域的布线，所述开口部在形成所述第二杂质区域时向所述第一杂质区域中导入第二导电类型的杂质时使用。
3.根据权利要求1所述的存储器，其特征在于还具备具有一对源极/漏极区域的选择晶体管，对多个所述存储器单元设置一个该选择晶体管，所述第一杂质区域不仅用作所述二极管的一个电极，还用作所述选择晶体管的源极/漏极区域之一。
4.根据权利要求3所述的存储器，其特征在于按对应于所述选择晶体管的区域来分割所述第一杂质区域。
5.根据权利要求3所述的存储器，其特征在于所述选择晶体管的源极/漏极区域的另一方至少包含第三杂质区域，所述第一杂质区域至少包含具有与所述第三杂质区域的杂质浓度实质相同的杂质浓度的第四杂质区域。
6.根据权利要求5所述的存储器，其特征在于所述第一杂质区域还包含比所述第四杂质区域更深注入的第五杂质区域，进一步具备晶体管，该晶体管形成于所述半导体基板的主表面的外围电路区域中，包含具有与所述第四杂质区域和第五杂质区域之一实质相同的杂质浓度的第六杂质区域的一对源极/漏极区域。
7.根据权利要求3所述的存储器，其特征在于还具备沿所述第一杂质区域设置在所述存储器单元阵列区域中的字线，所述选择晶体管包含第一选择晶体管和第二选择晶体管，所述第一选择晶体管的第一栅极电极与所述第二选择晶体管的第二栅极电极在与所述字线一体设置的同时，在形成所述第一选择晶体管和所述第二选择晶体管的区域中，相对所述第一杂质区域的延伸方向倾斜交叉地配置。
8.根据权利要求7所述的存储器，其特征在于按对应于所述第一选择晶体管和所述第二选择晶体管的区域来分割所述第一杂质区域。
9.根据权利要求8所述的存储器，其特征在于分别沿分割后的所述第一杂质区域设置的相邻的两个所述字线经所述第一栅极电极与所述第二栅极电极连接。
10.根据权利要求7所述的存储器，其特征在于所述第一选择晶体管与所述第二选择晶体管共有所述源极/漏极区域的另一方。
11.根据权利要求1所述的存储器，其特征在于所述存储器单元进一步包含伴随设置在所述二极管上的阻抗变化的元件。
12.根据权利要求1所述的存储器，其特征在于将包含所述二极管的存储器单元配置成矩阵状。
13.一种存储器的制造方法，具备如下工序通过向半导体基板的主表面的存储器单元阵列区域中导入第一导电类型的杂质，形成用作包含于存储器单元中的二极管的一个电极的第一导电类型的第一杂质区域的工序；和通过向所述第一杂质区域的表面的规定区域中导入第二导电类型的杂质，形成用作所述二极管的另一电极的多个第二导电类型的第二杂质区域的工序。
14.根据权利要求13所述的存储器的制造方法，其特征在于还具备如下工序在所述第一杂质区域上形成具有开口部的夹层绝缘膜的工序；和形成经所述开口部连接于所述第二杂质区域的布线的工序，形成所述第二杂质区域的工序包含经所述开口部向所述第一杂质区域中离子注入第二导电类型的杂质的工序。
15.根据权利要求14所述的存储器的制造方法，其特征在于还具备如下工序通过向所述半导体基板的主表面的外围电路区域中导入第二导电类型的杂质，形成包含于所述外围电路中的晶体管的源极/漏极区域的工序；和通过向所述源极/漏极区域的表面的规定区域中离子注入第二导电类型的杂质，形成用于降低对所述源极/漏极区域连接布线时的接触阻抗的接触区域的工序，形成所述接触区域的工序由与向所述第一杂质区域中离子注入第二导电类型的杂质的工序实质相同的工序进行。
16.一种存储器，具备包含配置成矩阵状的多个存储器单元的存储器单元阵列区域；对所述多个存储器单元的每一个设置的、包含第一选择晶体管和第二选择晶体管的选择晶体管；用作构成所述存储器单元一部分的电极的同时、用作所述选择晶体管的源极/漏极区域之一的第一杂质区域；和沿所述第一杂质区域设置在所述存储器单元阵列区域中的字线，所述第一选择晶体管的第一栅极电极与所述第二选择晶体管的第二栅极电极在与所述字线一体设置的同时，在形成所述第一选择晶体管和所述第二选择晶体管的区域中，相对所述第一杂质区域的延伸方向倾斜交叉地配置。
17.根据权利要求16所述的存储器，其特征在于按对应于所述第一选择晶体管和所述第二选择晶体管的区域来分割所述第一杂质区域。
18.根据权利要求17所述的存储器，其特征在于分别沿分割后的所述第一杂质区域设置的相邻的两个所述字线经所述第一栅极电极与所述第二栅极电极连接。
19.根据权利要求16所述的存储器，其特征在于所述第一选择晶体管与所述第二选择晶体管共有所述源极/漏极区域的另一方。
20.根据权利要求16所述的存储器，其特征在于通过将所述第一栅极电极与所述第二栅极电极作为掩膜、向半导体基板中导入杂质来形成所述第一杂质区域与所述另一源极/漏极区域。
全文摘要
本发明提供一种可减小存储器单元尺寸的存储器。该存储器具备第一导电类型的第一杂质区域，形成于半导体基板的主表面的存储器单元阵列区域中，用作包含于存储器单元中的二极管的一个电极；和多个第二导电类型的第二杂质区域，隔着规定间隔，形成于第一杂质区域的表面，用作二极管的另一电极。
文档编号H01L21/8239GK1677673SQ200510055108
公开日2005年10月5日 申请日期2005年3月17日 优先权日2004年3月17日
发明者山田光一 申请人:三洋电机株式会社