专利名称：具有增强的编程和擦除连接的闪速存储器及其制造方法
技术领域：
本发明一般性地涉及半导体存储器件，尤其涉及一种自对准分裂栅极闪速存储器及其制造工艺。
背景技术：
非易失性存储器现在有几种形式，包括电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)和闪速EEPROM。在诸如内存卡、个人数字助理(PDA)、手机和MP3播放器的设备中已经广泛使用闪速存储器进行高容量数据存储。此类应用需要具有更小单元尺寸和更低制造成本的高密度存储器。
一般说来，有两种基本类型的非易失存储器存储单元结构堆叠栅极和分裂栅极结构。堆叠栅极闪速存储器存储单元通常具有位线触点、源极区域、浮置栅极和控制栅极，其中控制栅极直接位于浮置栅极的上方。在分裂栅极存储单元中，控制栅极也是位于浮置栅极上方的，不过在横向与其有所偏移。堆叠栅极存储单元的制造工艺一般比分裂栅极存储单元简单。不过，堆叠栅极存储单元具有过擦除(over-erase)的问题，而分裂栅极存储单元则没有这个问题。一般通过在擦除循环后将存储单元的阈值电压保持在大约1.0-2.0伏的范围中解决这一问题，这增加了电路设计的复杂性。
尽管分裂栅极存储单元没有过擦除问题，但一般情况下它包括一个被称为选择栅极的额外栅极。此类存储单元一般是在双多晶硅(double-poly)或三多晶硅(triple-poly)工艺下制造的，这些工艺包括较复杂的处理步骤。此外，分裂栅极存储单元一般比堆叠栅极存储单元大。虽然如此，由于可能在没有过擦除问题时实现较简单的电路设计，分裂栅极存储单元得到了广泛使用，尤其是在嵌入式非易失性存储器应用中。
图1示出了美国专利6091104中详细描述的分裂栅极自对准闪速存储器存储单元16。该存储单元具有硅衬底17，漏极和源极区域18、19形成在沟道区域21中。在沟道区域上方形成浮置栅极22和控制栅极23，衬底和浮置栅极之间为栅极氧化层24，浮置栅极和控制栅极之间为介质膜26。选择栅极27形成在浮置栅极和控制栅极的一侧，其中选择栅极和衬底之间为氧化物层28，选择栅极和控制栅极之间为介质膜29，选择栅极和浮置栅极之间为另一介质膜30。
在编程模式中，控制栅极23被偏置在高的正电压(例如10-12伏)，源极处于另一高的正电压(例如6-8伏)，选择栅极处于较低的正电压(例如1-2伏)，而漏极处于0伏。这跨越浮置栅极和选择栅极之间的栅极外沟道区域25建立了一电场，这启动了热电子注入，电子从沟道区域迁移到浮置栅极。
在一种擦除模式中，将约-10伏的负电压施加到控制栅极，将约7伏的正电压施加到选择栅极，源极和漏极保持浮动电压。这样一来跨越多晶硅间的介质膜30建立起的强电场触发Fowler-Nordheim隧穿效应，电子从浮置栅极迁移到选择栅极。在另一种擦除模式中，将约-10伏的负电压施加到控制栅极，将约7伏的正电压施加到源极，漏极和选择栅极保持浮动电压。这样跨越栅极氧化层24建立的强电场触发Fowler-Nordheim隧穿效应，电子从浮置栅极迁移到源极。
随着制造工艺的提高和几何尺寸变得更小，例如数十纳米，要形成足以进行编程和擦除操作的高压连接比率，同时保持存储单元的小尺寸并满足诸如10年的数据保持能力和二次故障之间1000000次循环操作的严格可靠性要求是很困难的。
发明内容
本发明的一个一般性目的是提供一种新的且改善的半导体器件及其制造工艺。
本发明的另一个目的是提供一种半导体器件以及具有以上特征的工艺，该工艺克服了现有技术的局限和弊病。
这些和其他目的是通过提供一种自对准分裂栅极闪速存储器存储单元阵列及其制造工艺按照本发明实现的，其中擦除和选择栅极位于堆叠的浮置和控制栅极的相对侧，源极区在擦除栅极之下的衬底中，位线扩散区在诸排单元末端被选择栅极部分地重叠。浮置和控制栅极是相互自对准的，擦除和选择栅极与堆叠栅极分开但与其自对准。
在浮置栅极和其下的沟道区域之间形成一擦除通路，因控制、选择和擦除栅极以及浮置栅极之间的高电压连接导致的FoWler-Nordheim隧穿引起电子从浮置栅极迁移到沟道区域。由于控制栅极、擦除栅极及源极区域和浮置栅极之间的高电压连接导致热载流子从栅极外的沟道区域注入浮置栅极，从而完成编程。单元阵列是偏置的，因此其中的所有存储单元都可以同时擦除，而编程是位可选的。
图1是现有技术的自对准分裂栅极闪速存储器存储单元的横截面图。
图2是沿图3的线2-2截取的实施本发明的自对准分裂栅极闪速存储器单元阵列的一个实施例的横截面图。
图3是图2的实施例的顶部平面视图。
图4A-4E是示出用于制造依据本发明的自对准分裂栅极闪速存储器单元阵列的工艺的一个实施例的示意性横截面图。
图5是如图2的实施例中的小型存储器阵列的电路图，其示出了用于擦除、编程和读出操作的示范性偏压情况。
具体实施例方式
如图2和3所示，该存储器包括一系列自对准分裂栅极闪速存储器单元36，其每一个都具有堆叠的浮置和控制栅极37、38。控制栅极位于浮置栅极上方且在垂直方向上与其对准。
擦除栅极43和选择栅极44位于堆叠栅极的相对侧。在图示的实施例中，每排有两个单元，且擦除栅极43位于堆叠栅极之间，其中选择栅极44在诸排末端的堆叠栅极的外侧上。这样擦除栅极和选择栅极交替设置在相继的堆叠栅极对之间，其中不论诸排中单元的数量是多少，在诸排末端的栅极都是选择栅极。
氧化物层40将浮置栅极从其下的衬底41分隔开，且在浮置栅极和控制栅极之间提供多晶硅间的介质层42。介质47在浮置和控制栅极和擦除及选择栅极之间延伸。
在擦除栅极42之下的衬底41的上部中的N型井区52中形成公共源极扩散区49，浮置栅极37的内边缘部分重叠源极扩散区的外边缘部分。在诸排的末端的P型井区中形成位线扩散区50，其部分地位于选择栅极44的外边缘部分之下。介质层53、54将擦除栅极和选择栅极与衬底分隔开。
位线57通过位线触点46在单元排的两端被连接至位线扩散区。
如从图3所最清楚看出的，隔离区域56形成在诸排单元之间的衬底中，且控制栅极38跨越浮置栅极37和隔离区域。擦除栅极43和选择栅极44在平行于控制栅极的方向延伸。位线57垂直于擦除、选择和控制栅极，并且在阵列的每一排中跨越位线触点46、擦除栅极、选择栅极和堆叠栅极。擦除通路从浮置栅极经过隧道氧化物40延伸到下面的沟道区域。
图4A-4E示出了制造图2-3的实施例的优选方法。在该方法中，在单晶硅衬底上热生长氧化物层40至厚度约为60到120，在图示的实施例中，该衬底为P型衬底的形式，其中形成有P型井区。可选地，如果需要，可以在P型衬底中形成N型井区，在这种情况下P型井区将被形成在N型井区中。
在热氧化物上淀积多晶硅或非晶硅导电层62(多晶硅-1)至厚度为300到1500的量级，并蚀刻其以形成与将要在衬底上形成的诸排单元一致的诸排硅条。多晶硅间的介质层42形成在硅上。硅优选掺有1017到1020每cm3量级水平的磷、砷或硼。掺杂可以在淀积硅期间就地进行或者通过离子注入直接掺入硅或者通过其上的介质42掺入。多晶硅间的介质可以是纯氧化物或者氧化物、氮化物和氧化物(ONO)的组合，且在图示的实施例中，其包括厚度在30-100量级的下氧化物层、厚度在60-200量级的中间氮化物层和厚度在30-100量级的上氧化物层。
第二多晶硅层63(多晶硅-2)淀积在介质膜42上。这一层具有1500-3500量级的厚度，且掺杂有1020到1021每cm3量级的磷、砷或硼。在多晶硅-2层上淀积一厚度在300-1000量级的CVD氧化物或氮化物层66，用作掩模，防止多晶硅-2材料在后续的干法蚀刻步骤中被蚀刻掉。
在层66之上形成一光刻掩模67以界定控制栅极，各向异性地蚀刻掉该层和多晶硅-2层63的未遮盖部分，仅留下形成控制栅极38的多晶硅-2的部分。控制栅极在垂直于多晶硅-1层中的诸排硅的方向延伸。然后各向异性地蚀刻掉多晶硅间的介质42的暴露部分和其下的多晶硅-1层62的部分以形成浮置栅极37，如图4B所示。此后，利用诸如P31或As75的掺杂剂通过离子注入在堆叠栅极之间的衬底中形成公共源极区域49。
在离子注入之后，在控制和浮置栅极的侧壁上形成介质47，在公共源极扩散区49上形成介质53，在硅衬底上形成介质54，并在整个晶片上淀积导电(多晶硅-3)层59，如图4C所示。介质膜47、53、54可以是纯氧化物或氧化物、氮化物和氧化物(ONO)的组合，在图示的实施例中，它们中的每一个包括厚度在30-100量级的下氧化物层、厚度在60-300量级的中间氮化物层和厚度在30-100量级的上氧化物层。多晶硅-3层一般为掺杂的多晶硅或多晶金属硅化物(polycide)，淀积到1500-3000量级的厚度。
然后各向异性地蚀刻多晶硅-3层以形成选择栅极44和擦除栅极43，如图4D所示。选择和擦除栅极通过这种方式形成，使得其与控制栅极自对准并与之平行。将诸如P31或As75的N型掺杂剂注入P型井区52中以形成位线扩散区50。
此后，在整个晶片上淀积诸如磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)的玻璃材料，然后蚀刻以为位线触点46形成开口，如图4E所示。最后，在玻璃上淀积金属层并构图以形成位线57和位线触点46。
现在可以参考图5描述存储器阵列的操作和使用了，在图5中，在阵列末端旁边示出了用于擦除(ERS)、编程(PGM)和读取(RD)操作的示范性偏压。在本例中，选定了存储单元C1n。这个单元位于控制栅极CG1和位线BLn的交点处，为便于表示位置在图中为圆形。该阵列中的其他所有存储单元都没有选择。
在擦除操作期间，电子被驱使从浮置栅极迁移到其下的沟道区域，在浮置栅极中留下正离子。这可以在两种不同偏压条件中的任一个下进行。在第一种擦除模式(ERSl)中，控制栅极CG0-CG1被偏置在-10到-13伏的水平，选择栅极SG0-SG1和擦除栅极EG0被偏置在-6到-13伏，且位线、公共源极和P型井区被偏置在0伏。在第二种擦除模式(ERS2)中，控制、擦除和选择栅极被偏置在0伏，位线和公共源极浮置，且P型井区被偏置在10到13伏。
在这些偏置条件下，大部分电压被施加到控制栅极，选择栅极和擦除栅极跨越浮置栅极之下的隧道氧化物出现。这触发了Fowler-Nordheim隧穿，电子通过隧道从浮置栅极迁移到其下的沟道区域。随着浮置栅极带上更多的正电，存储单元的阈值电压变得更低了，而这一阈值电压在本实施例中优选在-2到-5伏的量级上。在控制栅极被偏置在0-1.5伏时这在浮置栅极之下的沟道中造成一反型层。因此，该存储单元在擦除操作之后进入导电状态(逻辑“1”)。
在第一种擦除模式中，未选中的存储单元中的控制栅极、选择栅极和擦除栅极被偏置在0伏，因此它们中没有Fowler-Nordheim隧穿。在第二种擦除模式中，在未被选择的存储单元中，控制栅极被偏置在5到10伏，选择栅极和擦除栅极被偏置在0到5伏，隧道氧化物两端的电压大大减小，没有Fowler-Nordheim隧穿。
有了围绕浮置栅极或阴极的控制栅极、选择栅极和擦除栅极，栅极之间的电容较大，从这些栅极到浮置栅极的高压连接得到显著增强。这显著减少了Fowler-Nordheim隧穿所需的电压，还使得使用更厚的隧道氧化物同时仍保持充分的电子隧穿成为可能。
在编程操作期间，选定的存储单元C1n的控制栅极被偏置到9到11伏的水平，选择栅极SG1被偏置在1-2伏，擦除栅极EG0被偏置在4-8伏，公共源极CS0被偏置在4-8伏，位线被偏置在0伏，且P型井区保持在0伏。在这些偏置条件下，公共源极和位线之间的大部分电压落在被选择单元C1n的选择栅极SG1和浮置栅极之间的沟道区域中部两端，在该区域造成高的电场。此外，由于浮置栅极从控制栅极、擦除栅极和公共源极被连接到高电压，在该沟道中部区域和浮置栅极之间的氧化物两端建立起一个强的垂直电场。当电子从位线流向公共源极时，它们被电场加速跨越该沟道中部区域，且它们中的一些变热了。一些热电子被垂直电场加速，这使它们克服了氧化物的能量势垒(约3.1eV)并注入到浮置栅极中。
在编程操作的最后，浮置栅极带负电，且存储单元的阈值电压变得更高了，该阈值电压优选在3-5伏的量级上。这样一来，在读出操作期间当控制栅极被偏置在0伏时该存储单元就被关闭。在编程操作之后，该存储单元进入非导电状态(逻辑“0”)。
未被选择的存储单元C1(n-1)和C1(n+1)与选定的存储单元C1n共享同样的控制栅极，其中的位线被偏置在3伏，选择栅极SG1被偏置在1-2伏，且控制栅极被偏置在9-11伏。这样，选择晶体管S1(n-1)和S1(n+1)就被关闭，且在单元C1(n-1)和C1(n+1)中在沟道中部没有注入热载流子。对于选定的位线中的诸如COn和C2n的未被选择的存储单元，控制栅极和选择栅极被偏置在0伏，位线被偏置在0伏，这使得沟道中部的热载流子注入降到最少，且浮置栅极的电荷没有改变。
控制栅极、擦除栅极和公共源极节点围绕着浮置栅极，其围绕方式提供了较大的栅极间电容和公共源极到浮置栅极之间的电容以在编程操作期间用于高电压连接。
在读取模式中，选定的存储单元C1n的控制栅极被偏置在0-1.5伏，公共源极被偏置到0伏，1-3伏被施加到位线上，Vcc被施加到选择栅极SG1，且0伏被施加到擦除栅极EG0。当该存储单元被擦除时，读取结果给出了导电状态，因为选定的存储单元的沟道是开启的。这样，读出放大器就返回逻辑“1”。当存储单元被编程时，读取结果给出了非导电状态，因为选定的存储单元的沟道是关闭的，因此读出放大器返回逻辑“0”。
在选定的位线中的未被选择的存储单元COn和C2n中，控制栅极和选择栅极被偏置在0伏，在位线和公共源极节点之间没有电流。在未被选择的存储单元C1(n-1)和C1(n+1)中，位线和公共源极都被偏置在0伏，在位线和公共源极节点之间没有电流。
本发明具有若干重要特征和优点。本发明提供了一种自对准分裂栅极闪速存储器单元阵列，其具有用于擦除操作的从控制栅极、选择栅极和擦除栅极到浮置栅极的增强的高电压连接和用于编程操作的从控制栅极、擦除栅极和公共源极到浮置栅极的增强的高电压连接。每一个单元都具有控制和浮置栅极以及选择和擦除栅极，其中控制和浮置栅极堆叠并相互自对准，且选择和擦除栅极从另两个栅极分裂开但与之自对准。凭借着增强的连接，擦除操作所需的高电压可以得到大大的降低。此外，存储单元可以做得更小，且单元密度可以大于迄今提供的存储器结构。
擦除栅极下面具有重掺杂的扩散区，但是选择栅极没有。擦除通路从浮置栅极到其下的沟道区域，具有Fowler-Nordheim隧穿；编程通路从栅极外的沟道区域到其附近的浮置栅极，使用了热载流子注入；且阵列经偏置使得阵列中的全部存储单元能够同时被擦除，同时编程是位可选的。
从上述内容明显看出，本发明提供了一种新的改善的自对准分裂栅极闪速存储器及其制造工艺。尽管只对某些当前的优选实施例进行了详细描述，如本领域的普通技术人员所易知的，在不背离权利要求所界定的本发明的范围的前提下可以做出某些变化和改造。
权利要求
1.一种闪速存储器存储单元阵列，其包括一具有有源区的衬底；多个在所述有源区上方成排排列垂直堆叠的浮置栅极和控制栅极对，其中所述控制栅极位于所述浮置栅极上方且与其对准，选择和擦除栅极与每一所述堆叠栅极对准且位于其相对侧；每行上方的位线；两选择栅极之间的所述有源区中的位线扩散区并被所述两选择栅极部分重叠；互连所述位线和每一行中的所述位线扩散区的位线触点；以及在所述擦除栅极下的所述有源区中且被所述浮置栅极部分重叠的公共源极区。
2.如权利要求1所述的闪速存储器存储单元阵列，其包括所述浮置栅极和所述衬底之间的较薄隧道氧化物、所述浮置栅极和所述选择和擦除栅极之间的第一较厚电介质、以及所述浮置栅极和控制栅极之间的第二较厚电介质。
3.如权利要求1所述的闪速存储器存储单元阵列，其中所述控制栅极、选择栅极和擦除栅极围绕所述浮置栅极，其围绕方式提供较大的栅极间电容用于擦除操作期间的高压连接。
4.如权利要求1所述的闪速存储器存储单元阵列，其中所述控制栅极、擦除栅极和所述公共源极区围绕所述浮置栅极，其围绕方式提供了较大的栅极间电容和公共源极到浮置栅极之间的电容用于编程期间的高压连接。
5.如权利要求1所述的闪速存储器存储单元阵列，其中擦除通路从所述浮置栅极经过所述隧道氧化物延伸到所述沟道区域，且从所述控制栅极、选择栅极和擦除栅极将高电压连接到所述浮置栅极。
6.如权利要求1所述的闪速存储器存储单元阵列，其中编程通路从所述选择栅极和浮置栅极之间的栅极外的沟道区域延伸到所述浮置栅极，且从所述控制栅极、在所述堆叠栅极侧面上的擦除栅极和所述公共源极区将高电压连接到所述浮置栅极。
7.如权利要求1所述的闪速存储器存储单元阵列，其中用于包含一选定将要编程的单元的行的位线保持在0-0.8伏，向用于所述选定的存储单元的单元选择栅极施加一较低正电压，向所述源极区域施加一较高正电压，向所述擦除栅极施加一较高正电压，且向所述选定的存储单元中的控制栅极施加一较高正电压。
8.如权利要求1所述的闪速存储器存储单元阵列，其中通过向所述控制栅极施加一较高负电压且向所述选择和擦除栅极施加一较低负电压，所述位线扩散区、所述源极区域和所述有源区为0伏以形成一擦除通路。
9.如权利要求1所述的闪速存储器存储单元阵列，其中通过向所述控制栅极、所述选择栅极和所述擦除栅极施加一较低正电压，所述有源区处于较高正电压且所述位线和源极区域处于浮动电压以形成一擦除通路。
10.如权利要求1所述的闪速存储器存储单元阵列，其中读取通路形成为使所述公共源极处于0伏，所述位线扩散区处于1-3伏，所述擦除栅极处于接近零电压，所述选择栅极处于较高正电压且选定的存储单元的控制栅极偏置在0-2伏形成读取通路，以在擦除状态下在所述浮置栅极下形成导电沟道且在编程状态下形成非导电沟道。
11.如权利要求1所述的闪速存储器存储单元阵列，其包括擦除通路和编程通路，其中所处擦除通路能够同时擦除所述整个单元阵列，所述编程通路可以选择单个单元。
12.一种制造闪速存储器存储单元阵列的方法，其包括如下步骤在硅衬底中的有源区上形成氧化物层；在所述氧化物层上形成第一硅层；在所述第一硅层上形成第一介质膜；在所述第一介质膜上形成第二硅层；在所述第二硅层上形成第二介质膜；蚀刻掉所述第二硅层和所述第二介质膜的部分以形成控制栅极；蚀刻掉所述第一硅层和所述第一介质膜以形成堆叠在控制栅极之下且与之自对准的浮置栅极；在所述堆叠栅极之间的衬底的有源区中形成源极区域；在所述控制和浮置栅极的侧壁上和所述硅衬底的有源区上形成第三介质膜；在所述第三介质膜上淀积第三硅层；除去所述第三硅层的部分以在所述堆叠栅极的相对侧上形成选择和擦除栅极，其中所述擦除栅极直接位于所述源极区域上方；在所述衬底的有源区中形成位线扩散区，其被所述选择栅极部分地重叠；以及形成在所述栅极上方延伸的位线和互连所述位线和位线扩散区的位线触点。
13.一种闪速存储器存储单元，其包括一具有有源区的衬底；所述有源区上方的垂直堆叠的浮置栅极和控制栅极对，其中所述控制栅极位于所述浮置栅极上方且与之对准，选择和擦除栅极与所述堆叠栅极对准且位于其相对侧上；在所述擦除栅极下的所述有源区中且被所述浮置栅极部分重叠的公共源极区；在所述栅极上方延伸的位线；所述有源区内被所述选择栅极部分重叠的位线扩散区；以及互连所述位线和位线扩散区的位线触点。
14.如权利要求13所述的闪速存储器存储单元，其包括所述浮置栅极和所述衬底之间的较薄隧道氧化物、所述浮置栅极和所述选择和擦除栅极之间的第一较厚电介质、以及所述浮置栅极和控制栅极之间的第二较厚电介质。
15.如权利要求13所述的闪速存储器存储单元，其中所述控制栅极、选择栅极和擦除栅极围绕所述浮置栅极，其围绕方式提供较大的栅极间电容用于擦除操作期间的高压连接。
16.如权利要求13所述的闪速存储器存储单元，其中所述控制栅极、擦除栅极和所述公共源极区围绕所述浮置栅极，其围绕方式提供了较大的栅极间电容和源极到浮置栅极之间的电容用于编程期间的高压连接。
17.如权利要求13所述的闪速存储器存储单元，其中擦除通路从所述浮置栅极经过所述隧道氧化物延伸到所述沟道区域，且从所述控制栅极、选择栅极和擦除栅极将高电压连接到所述浮置栅极。
18.如权利要求13所述的闪速存储器存储单元，其中编程通路从所述选择栅极和所述浮置栅极之间的栅极外沟道区域延伸到所述浮置栅极，且从所述控制栅极、擦除栅极和源极区域将高电压连接到所述浮置栅极。
19.如权利要求13所述的闪速存储器存储单元，其中通过向所述位线扩散区施加0-0.8伏、向所述选择栅极施加一较低正电压，向所述源极区域施加一较高正电压，向所述擦除栅极施加一较高正电压，向所述控制栅极施加一较高正电压形成编程通路。
20.如权利要求13所述的闪速存储器存储单元，其中通过向所述控制栅极施加一较高负电压且向所述选择和擦除栅极施加一较低负电压，所述位线扩散区、所述源极区域和所述有源区为0伏以形成一擦除通路。
21.如权利要求13所述的闪速存储器存储单元，其中通过向所述控制栅极、所述选择栅极和所述擦除栅极施加一较低正电压，所述有源区处于较高正电压且所述位线和源极区域处于浮动电压以形成一擦除通路。
22.如权利要求13所述的闪速存储器存储单元，其中所述源极区域处于0伏，所述位线扩散区处于1-3伏，所述擦除栅极处于接近零电压，所述选择栅极处于较高正电压且所述控制栅极处于0-2伏形成读取通路，以在擦除状态下在所述浮置栅极下形成导电沟道且在编程状态下形成非导电沟道。
23.一种制造闪速存储器存储单元阵列的方法，其包括如下步骤在硅衬底中的有源区上形成氧化物层；在所述氧化物层上形成第一硅层；蚀刻掉所述第一硅层的部分以形成在所述衬底上在第一方向延伸的间隔开的诸排硅；在所述硅上形成第一介质膜；在所述第一介质膜上形成第二硅层；在所述第二硅层上形成第二介质膜；蚀刻掉所述第二硅层和第二介质膜的部分以形成控制栅极，该控制栅极具有在垂直于所述诸排硅的方向延伸的暴露侧壁；蚀刻掉所述诸排硅和所述第一介质膜的部分以形成堆叠在控制栅极之下且与之自对准的浮置栅极；在所述堆叠栅极之间的衬底的有源区中形成源极区域；在所述控制和浮置栅极的侧壁上和所述硅衬底的有源区上形成第三介质膜；在所述第三介质膜上淀积第三硅层；除去所述第三硅层的部分以在所述堆叠栅极的相对侧上形成选择和擦除栅极，其中所述擦除栅极直接位于所述源极区域上方；在所述衬底的有源区中形成位线扩散区，其被所述选择栅极部分地重叠；以及形成在所述栅极上方沿所述第一方向延伸的位线和互连所述位线和位线扩散区的位线触点。
全文摘要
自对准分裂栅极闪速存储器存储单元阵列及其制造工艺，其中擦除和选择栅极位于堆叠的浮置和控制栅极的相对侧，源极区在擦除栅极之下的衬底中，位线扩散区在诸排单元末端被选择栅极部分地重叠。浮置和控制栅极是相互自对准的，擦除和选择栅极与堆叠栅极分开但与其自对准。由于浮置栅极被其他栅极和源极区所围绕，因此用于编程和擦除操作的高压连接得以显著提高。该存储单元显著小于现有技术的存储单元，且该阵列是被偏置的，因此其中的所有存储单元可以同时被擦除，而编程是位可选的。
文档编号H01L29/788GK1681128SQ200510055120
公开日2005年10月12日 申请日期2005年3月17日 优先权日2004年3月17日
发明者陈秋峰, 普拉蒂普·滕塔索德, 范德慈 申请人:阿克特兰斯系统公司