专利名称：半导体封装结构及其制造方法
技术领域：
本发明涉及一种半导体封装技术，特别是一种具被动元件的半导 体封装结构及其制造方法。
背景技术：
随着半导体制程技术的进步与集成电路的密度不断增加，构装元 件的引脚愈来愈多，对速度的要求亦愈来愈快，使得制作体积小、速 度快及高密度的构装元件已成趋势。
随着电子封装构造速度的增加，来自直流电源线路以及接地线路 的噪声渐渐成为不可忽视的问题。因此， 一般常利用被动元件，如电 容(capacitance)，来降低电源供应噪声。图1绘示现有技术的具有被动 元件的半导体封装结构的剖视图，其包括一导线架100、 一芯片300、 一被动元件200及一封装体400。其中导线架IOO包含一芯片承座102; 接着，芯片300与被动元件200固定设置于芯片承座102上；再来， 封装胶体400包覆芯片300、被动元件200及部分导线架100最后经由 电性测试，分类良品及不良品。
然而，在上述的封装结构中，芯片200与被动元件300封装后， 再进行电性测试，若电性测试结果为不良，则各元件(包括芯片300与 被动元件200)及其封装材料(例如封装体400)必须报废而造成生产成本 及时间的浪费。另一方面，在检验电性不良的封装体时，因其为密封 结构，不易检测封装体内部电性不良的原因，故藉由原来的结构来提 高合格率实为困难。因此，如何克服上述问题是目前业界所急迫需要的。
发明内容
为解决上述问题，本发明目的之一是提供一种半导体封装结构及 其制造方法，利用被动元件外加的方式，于芯片封装后先进行芯片的 电性测试，再决定是否设置被动元件于封装体上，可减少被动元件损 耗机率。
本发明目的之一是提供一种半导体封装结构及其制造方法，芯片 封装与被动元件可个别测试以提高制程信赖度并降低生产成本。
本发明目的之一是提供一种半导体封装结构及其制造方法，将被 动元件设置于封装胶体外，可直接检测被动元件的连接状况，并避免 封装胶体灌模时毁损被动元件。
为了达到上述目的，本发明一实施例的半导体封装结构，包括 一导线架，含有一支撑构件与复数个引脚，其中任一引脚含有一内引 脚部及一外引脚部； 一芯片，设置于支撑构件上，并利用一导电连接 元件电性连接内引脚部；一封装胶体，包覆芯片、导电连接元件与内 引脚部；以及一被动元件，电性连接任一两个外引脚部。
为了达到上述目的，本发明另一实施例的半导体封装结构，包括-一导线架，含有一支撑构件与复数个引脚，其中支撑构件具有复数个 支撑脚，且任一引脚具有一内引脚部及一外引脚部； 一芯片，设置于 支撑脚之一端上，并利用一导电连接元件电性连接内引脚部； 一封装 胶体，包覆芯片、导电连接元件、内引脚部与部分支撑脚；以及一被 动元件，电性连接任一暴露出的支撑脚与任一外引脚部至少其中之一。
为了达到上述目的，本发明又一实施例的半导体封装制造方法， 包括提供一导线架，其含有一支撑构件与复数个引脚，其中任一引 脚含有一内引脚部及一外引脚部；设置一芯片于支撑构件上，并电性
连接芯片与内引脚部；形成一封装胶体包覆芯片、导电连接元件与部
分内引脚部；以及设置一被动元件于外引脚部与支撑构件的至少其中 之任一上。
以下将通过具体实施例并配合所示附图详加说明，以便更容易了 解本发明的目的、技术内容、特点及其所达成的功效。
图1为现有技术的芯片封装结构剖视图。
图2为本发明之一实施例半导体封装结构的结构剖视图。 图3A为本发明的第一实施例半导体封装结构的俯视图。 图3B为本发明的又一实施例半导体封装结构的俯视图。 图4A为本发明的第二实施例半导体封装结构的俯视图。 图4B为本发明的又一实施例半导体封装结构的俯视图。 图5A、图5B及图5C为本发明一实施例的半导体封装结构制造 方法各步骤结构剖视图。
图中符号说明
20导线架
22支撑构件
24引脚
25内引脚部
26外引脚部
30芯片
40导电连接元件
50封装胶体
60被动元件
100导线架
102芯片承座
200被动元件
300心片400 封装体 A 区域
具体实施例方式
其详细说明如下，所述较佳实施例仅做一说明非用以限定本发明。
图2所示为本发明之一实施例的半导体封装结构的剖视图。于本 实施例中，半导体封装结构，包括一导线架20、 一芯片30、一封装胶 体(molding compound)50及一被动元件60。如图2所示，导线架20， 含有一支撑构件22与复数个引脚24，其中任一引脚24含有一内引脚 部25及一外引脚部26;芯片30以适当方式，例如粘贴方式，设置于 支撑构件22上，并利用一导电连接元件40电性连接内引脚部25; — 封装胶体50，包覆芯片30、导电连接元件40与导线架20的内引脚部 25，于一实施例中，封装胶体50的材质包括环氧树脂(epoxy);以及一 被动元件60,电性连接任两导线架20的外引脚部26，其中被动元件 60包括电阻、电容与电感其中之任一。
接续上述说明，于一实施例中，导电连接元件40可以是由复数个 引线所构成，以打线(wirebonding)的方式电性连接芯片30的主动表面 与导线架20上的内引脚部25。其中引线的材质包括金(Au)金属、铜(Cu) 质与铝(A1)质材质的至少其中之一。
接续参考图3A，为本发明的第一实施例的半导体封装结构的俯视 图。如图3A所示，导线架20包括支撑构件22与复数引脚24，其中 引脚24可区分为内引脚部25与外引脚部26，于此实施例中，支撑构 件22为一芯片承座，用以承载支撑芯片30。而芯片30利用一导电连 接元件40与导线架20的内引脚部25电性连接以传递信息。而图标中 的区域A显示为预封装区域，封装胶体50(请参考图2)可包覆芯片30、 导电连接元件40与导线架20的内引脚部25以保护芯片30与导电连 接元件40不被外界尘粒污染。此外，如图3A所示，被动元件60设置于导线架20的任两外引脚部26上，其中被动元件60可以设置于外引 脚部26的上表面与下表面其中之任一(图式中设置于上表面)，且被动 元件60暴露于封装胶体50夕卜。由于被动元件60设置于封装胶体50 夕卜，故其后可直接检测被动元件60的连接状况，并避免进行灌模制程 时封装胶体50毁损被动元件60。
于又一实施例中，如图3B所示，导线架20的支撑构件22亦可以 由复数个支撑脚所构成。利用支撑脚支撑承载芯片30，其中支撑脚的 位置、尺寸、数目皆不以图中绘示者为限，其它任何可达成上述功效 致使导线架20的支撑脚稳固承载芯片30的支撑机制，亦为本发明范 畴所在。
请参考图4A，为本发明的第二实施例的半导体封装结构的俯视 图。与第一实施例不同之处在于，导线架20的支撑构件具有复数个支 撑脚以支撑承载芯片30以及被动元件60设置的位置不同。其详细说 明如下，芯片30设置于支撑脚之一端上，并利用导电连接元件40电 性连接导线架20的内引脚部25以导通电路。如图所示，区域A显示 为预封装区域，封装胶体50(请参考图2)可包覆芯片30、导电连接元件 40、导线架20的内引脚部25与部分支撑脚。依据所需导线架20线路 的设计，被动元件60可电性连接于任一暴露出的支撑脚与任一外引脚 部26上。其中，暴露出的支撑脚可如图中所绘示为一突出支撑脚的凸 块，但不限于此，只要是未被封装胶体50包覆的支撑脚并可承载被动 元件60者，亦为本发明范畴所涵盖。其余与第一实施例相同之处，此 处便不再赘述。于一实施例中，依据不同支撑脚设计，被动元件60亦 可设置于任两相邻支撑脚上，如图4B所示。
图5A、图5B及图5C所示为本发明之一实施例的半导体封装结 构制造方法的结构示意图。如图5A所示，首先，提供一导线架20， 其含有一支撑构件22与复数个引脚24，其中任一引脚24含有一内引 脚部25与一外引脚部26，而图标中的区域A显示为预封装区域，于
一实施例中，支撑构件22可以是芯片承座或是由复数支撑脚所构成；
接着，如图5B所示，以适当方式设置一芯片30于支撑构件22上，并 电性连接芯片30与内引脚部25，于一实施例中，适当方法包括利用粘 胶、具粘性的薄膜或非导电性的环氧树脂将芯片30固定贴附于支撑构 件22上；再来，如图5C所示，以适当方法，例如灌模方式，形成一 封装胶体50包覆芯片30、导电连接元件40与内引脚部25等内部元件， 可使内部元件与外界气密隔离而避免受外界冲击或污染，其中外引脚 部26暴露出封装胶体50，以方便焊接于电路板上，进而进行芯片30 所预定的功能；最后，以适当方法，例如表面粘着技术(surface mount technology, SMT)，设置一被动元件60(如图2所示)于外引脚部26与支 撑构件22的至少其中的任一上，以形成如图2所示的结构剖视图。其 后，可依据不同设计将导线架20的引脚24冲压成所需形状，例如L 型、J型或I型等等。于一实施例中，亦可先进行引脚24沖压制程后 再进行被动元件60(如图2所示)的SMT制程，其两者顺序可依实际情 况而定。
接续上述说明，于一实施例中，芯片30利用一导电连接元件40， 例如引线，以打线方式与内引脚部25电性连接。于又一实施例中，于 设置被动元件60前，更包括进行一封装测试步骤，其中封装测试步骤 包括测试封装后芯片30的电性传递是否良好。待电性测试正常，再设 置被动元件60于外引脚部26的上表面或下表面，如此一来，可以减 少被动元件损耗机率。
根据上述，本发明特征之一依据不同电路设计被动元件可设置于 导线架的支撑脚、外引脚部或跨设支撑脚与外引脚部上，甚至，被动 元件可设置于任何具电性且暴露出封装胶体外的凸出部，其中被动元 件可设置于导线架的上表面或下表面，制程上相当弹性。另外，本发 明的特征之一于芯片电性测试后再设置被动元件，可提高制程良率及 减少被动元件的耗损机率。综合上述，本发明的半导体封装结构及其制造方法，利用被动元 件外加的方式，可于芯片封装后先进行电性测试，再决定是否设置被 动元件于封装体上，可减少被动元件损耗机率。又，芯片封装与被动 元件可个别测试可提高制程信赖度并降低生产成本。再者，将被动元 件设置于封装胶体外，可直接检测被动元件的连接状况，并避免封装 胶体灌模时毁损被动元件。
以上所述的实施例仅为说明本发明的技术思想及特点，其目的在 使熟习此项技艺的人士能够了解本发明的内容并据以实施，当不能以 的限定本发明的专利范围，即大凡依本发明所揭示的精神所作的均等 变化或修饰，仍应涵盖在本发明的专利范围内。
权利要求
1.一种半导体封装结构，包含一导线架，含有一支撑构件与复数个引脚，其中任一引脚含有一内引脚部及一外引脚部；一芯片，设置于该支撑构件上，并利用一导电连接元件电性连接所述的内引脚部；一封装胶体，包覆该芯片、该导电连接元件与所述的内引脚部；以及一被动元件，电性连接任一两外引脚部。
2. 如权利要求l所述的半导体封装结构，其中该支撑构件为一芯 片承座。
3. 如权利要求l所述的半导体封装结构，其中该支撑构件由复数 个支撑脚所构成。
4. 如权利要求l所述的半导体封装结构，其中该被动元件暴露于 该封装胶体外。
5. 如权利要求l所述的半导体封装结构，其中该导电连接元件包 含复数个引线。
6. 如权利要求5所述的半导体封装结构，其中所述的引线的材质 包含金金属、铜质或铝质。
7. 如权利要求l所述的半导体封装结构，其中该封装胶体的材质 包含环氧树脂。
8. 如权利要求l所述的半导体封装结构，其中该被动元件包含电 阻、电容与电感其中之任一。
9. 一种半导体封装结构，包含一导线架，含有一支撑构件与复数个引脚，其中该支撑构件具有复数个支撑脚，且任一引脚具有一内引脚部及一外引脚部；一芯片，设置于所述的支撑脚之一端上，并利用一导电连接元件电性连接所述的内引脚部；一封装胶体，包覆该芯片、该导电连接元件、所述的内引脚部与 部分的支撑脚；以及一被动元件，电性连接任一暴露于封装胶体外的支撑脚与任一的 外引脚部至少其中之一。
10. 如权利要求9所述的半导体封装结构，其中该被动元件暴露 于该封装胶体外。
11. 如权利要求9所述的半导体封装结构，其中该被动元件设置 于任一两个支撑脚上。
12. 如权利要求9所述的半导体封装结构，其中该被动元件设置 于任一这些支撑脚与任一这些外引脚部上。
13. 如权利要求9所述的半导体封装结构，其中该导电连接元件 包含复数个引线。
14. 如权利要求13所述的半导体封装结构，其中所述的引线的材 质包含金金属、铜质或铝质。
15. 如权利要求9所述的半导体封装结构，其中该封装胶体材质 包含环氧树脂。
16. 如权利要求9所述的半导体封装结构，其中该被动元件包含电阻、电容与电感其中之任一。
17. —种半导体封装结构制造方法，包含提供一导线架，其含有一支撑构件与复数个引脚，其中任一的引 脚含有一内引脚部及一外引脚部；设置一芯片于该支撑构件上，并电性连接该芯片与内引脚部； 形成一封装胶体包覆该芯片、该导电连接元件与部分的内引脚部;以及设置一被动元件于这些外引脚部与该支撑构件的至少其中之任一上。
18. 如权利要求17所述的半导体封装结构制造方法，其中设置该 芯片于该支撑构件上的方法包含利用粘胶、具粘性的薄膜或非导电性 的环氧树脂固定贴附于该支撑构件上。
19. 如权利要求17所述的半导体封装结构制造方法，其中电性连 接该芯片与所述的内引脚部的方法包含利用打线方式。
20. 如权利要求n所述的半导体封装结构制造方法，其中形成该封装胶体的方法包含灌模方式。
21. 如权利要求17所述的半导体封装结构制造方法，更包含于设 置该被动元件前，进行一封装测试步骤。
22. 如权利要求21所述的半导体封装结构制造方法，其中该封装 测试步骤包含测试该芯片的电性。
23. 如权利要求17所述的半导体封装结构制造方法，其中设置该 被动元件于这些外引脚部与该支撑构件的至少其中之任一方法包含表 面粘着技术。
全文摘要
一种半导体封装结构及其制造方法，包括一导线架、一芯片、一封装胶体与一被动元件设置于导线架的外引脚部或导线架的支撑脚至少其中之任一上，其中被动元件暴露于封装胶体外。于芯片封装后再设置被动元件，可预先检测芯片封装后的电性，再将电性正常者予以设置被动元件，以提高制程良率并减少被动元件的损耗。
文档编号H01L25/00GK101165890SQ20061013203
公开日2008年4月23日 申请日期2006年10月19日 优先权日2006年10月19日
发明者卓恩民 申请人:卓恩民