专利名称：一种制作堆叠薄膜的方法
技术领域：
本发明是关于一种制作堆叠薄膜的方法，尤指一种采用搭配硬掩模及两段式蚀刻
工艺来制作堆叠薄膜的方法。
背景技术：
非易失性存储器装置具有不因电源供应中断而造成储存数据遗失的特性，因此被广泛使用。现今广泛使用的非易失性存储器装置包含有唯读存储器(read-only-memory,ROM)、可程式化唯读存储器(programmable-read-onlymemory，PROM)、可抹除及可程式化唯读存储器(erasable_programmable_read_only memory, EPR0M)以及电子式可抹除可禾呈式化唯读存储器(electrically_erasable_programmable_read_only memory, EEPR0M)。 其中，电子式可抹除可程式化唯读存储器相较于其他非易失性存储器不同的处在于他们可利用电子来进行程式化及抹除操作。 目前对EEPROM装置中产品研发的方向均集中在增加程式化的速度、降低进行程式化与读取时的电压、延长数据保存的时间、减少存储器单元的抹除时间以及縮小存储器元件的尺寸。此外，习知快闪(Flash)存储器阵列(array)多使用一种由双层多晶硅堆叠所形成的栅极(Dual poly-Sigate)，且在此栅极结构中多晶硅通常会以介电材料作区隔，元件操作时将电子由基板注入底层的多晶硅中达到储存数据(data)的功能。然而，此由双层多晶硅栅极所形成的存储器阵列由于只能储存单一位元的数据，故较不利于提升存储器容量。因此另一种衍生的快闪存储器使用硅-氧化物-氮化物-氧化物-硅(S0N0S)作为数据储存单元即因应而生，而且可以作到一个晶体管(transistor)同时储存二个位元的功能，如此可以达到縮小元件尺寸及提升存储器的容量。 需注意的是，习知在制作上述S0N0S存储器的氧化物_氮化物_氧化物(0N0)结构时通常会直接以一图案化光致抗蚀剂层作为掩模来进行蚀刻工艺，以形成所需的0N0堆叠图案。由于ONO结构最上层的氧化层具有较差的附着性(poor adhesion)，在蚀刻0N0堆叠薄膜时通常会在紧贴图案化光致抗蚀剂层的最上层氧化层部位形成底切(undercut)现象，进而使影响整个存储器元件的运作。因此，如何改良目前的工艺来预防SONOS存储器结构中产生底切问题即为目前一重要课题。
发明内容
因此本发明的主要目的是提供一种制作堆叠薄膜的方法，以改良上述习知在制作
S0N0S存储器时容易因堆叠薄膜中的氧化层附着力不佳而产生底切的问题。 本发明主要揭露一种制作堆叠薄膜的方法。首先提供一半导体基底，然后形成一
堆叠薄膜于半导体基底上，且堆叠薄膜包含多个介电层。接着覆盖一硬掩模于堆叠薄膜上，
并去除部分硬掩模及堆叠薄膜最底层介电层以上的所有介电层中未被硬掩模盖住的部分，
随后再去除堆叠薄膜中最底层的介电层。 本发明另揭露一种制作集成电路的方法。首先提供一半导体基底，该半导体基底上定义有一存储器区与一逻辑区。然后形成一堆叠薄膜于半导体基底上的存储器区及逻辑 区，且堆叠薄膜包含多个介电层。接着覆盖一硬掩模于存储器区及逻辑区的堆叠薄膜表面、 部分去除存储器区的硬掩模及堆叠薄膜最底层介电层以上的所有介电层中未被硬掩模盖 住的部分以及完全去除逻辑区的硬掩模及堆叠薄膜最底层介电层以上的所有介电层、部分 去除存储器区的堆叠薄膜最底层的介电层及完全去除逻辑区的堆叠薄膜最底层的介电层、 去除存储器区的硬掩模以及形成一晶体管于逻辑区。
图1至图5为本发明较佳实施例制作一图案化堆叠薄膜的示意图； 图6至图13为本发明另一实施例整合一 S0N0S存储器与一互补式金属氧化物半
导体(CMOS)晶体管的工艺示意图。 主要元件符号说明12半导体基底14堆jt薄膜16氧化层18氮化层
20氧化层22硬掩模
24图案化光致抗蚀剂层32半导体基底34堆叠薄膜36氧化层38氮化层40氧化层42硬掩模44图案化光致抗蚀剂层46存储器区48逻辑区50栅极氧化层52多晶硅层56侧壁子
具体实施例方式
请参照图1至图5，图1至图5为本发明较佳实施例制作一图案化堆叠薄膜的示 意图。如图1所示，首先提供一半导体基底12，例如一由硅、砷化镓、硅覆绝缘(silicon on insulator, SOI)层、外延层、硅锗层或其他半导体基底材料所构成的基底。然后沉积一堆叠 薄膜14于半导体基底12上。其中，堆叠薄膜14可由复数层材料层所构成，且各材料层可
包含各种介电材料，例如氧化物、氮化物、氮氧化物、金属氧化物、或上述组合。在本实施例 中，堆叠薄膜14较佳选自由氧化层-氮化层-氧化层(oxide-nitride-oxide，0N0)所组成 的三层结构。但堆叠薄膜14并不限于三层且每一层的材料可不与其他层的材料重复。其 中，0N0堆叠薄膜主要包含一最底层氧化层16、一氮化层18设于氧化层16上以及另一氧化 层20覆盖在氮化层18上，且此三层堆叠薄膜的厚度较佳为约100至300埃，较佳地为180 埃。接着沉积一由氮化硅层所构成的硬掩模22在堆叠薄膜14上，并对硬掩模22与堆叠薄 膜14进行一图案转移工艺，例如先形成一图案化光致抗蚀剂层24于硬掩模22上。
然后如图2所示，进行一蚀刻工艺，利用图案化光致抗蚀剂层24当作蚀刻掩模部 分去除硬掩模22与堆叠薄膜14的上两层的氧化层20与氮化层18中未被硬掩模盖住的部 分，并暴露出堆叠薄膜14底部的部分氧化层16。在本实施例中，上述去除部分硬掩模22及 堆叠薄膜氧化层20与氮化层18的蚀刻工艺较佳采用干蚀刻，例如一等离子体蚀刻工艺。另外，图案化光致抗蚀剂层24可依照所需曝光元件的大小来挑选适合的光致抗蚀剂材料。本 发明的图案化光致抗蚀剂层24较佳选自深紫外线(de印ultraviolet,DUV)光致抗蚀剂材 料，但不局限于此，又可依工艺需求选择适用于365纳米波长的I-line光致抗蚀剂材料，此 皆属本发明所涵盖的范围。另外应注意，若堆叠薄膜14为三层以上的介电材料所构成，则 此蚀刻步骤可去除部分硬掩模22与最底层介电材料层以上的所有介电材料层中未被硬掩 模22盖住的部分。 接着如图3所示，利用图案化光致抗蚀剂层24当作掩模再进行一蚀刻工艺，以部 分去除堆叠薄膜14底部的氧化层16并暴露出半导体基底12。本实施例去除部分氧化层 16的蚀刻工艺较佳采用一湿蚀刻工艺，且湿蚀刻工艺中的蚀刻溶液较佳采用由HF与NH4F 依不同比例混合而成的氧化物蚀刻缓冲液(Buffer oxidation etchant， B0E)。虽然亦可 采用干式蚀刻工艺例如等离子体蚀刻工艺来去除部分氧化层16，但湿蚀刻工艺较不会损伤 被氧化层16所覆盖的基底，可保持基底的完整性与电性品质。另外应注意，若堆叠薄膜14 为三层以上的介电材料所构成，则此蚀刻步骤可去除部分最底层介电材料层。
如图4所示，进行另 一 蚀刻工艺，利用由硫酸与过氧化氢混合物 (sulfuricacid-hydrogen peroxide mixture, SPM)所组成的蚀亥,来去除硬掩模22上的 图案化光致抗蚀剂层24。然后如图5所示，进行另一蚀刻步骤，再利用硫酸与过氧化氢混合 物所构成的蚀刻剂来去除堆叠薄膜14表面的硬掩模22。需注意的是，本实施例虽以两次蚀 刻步骤来分别去除图案化光致抗蚀剂层24与硬掩模22，但不局限这个作法，又可在一次蚀 刻工艺中以硫酸与过氧化氢混合物所构成的蚀刻剂来同时去除图案化光致抗蚀剂层24与 硬掩模22，此作法也属本发明所涵盖的范围。另外需注意的是，上述由去除堆叠薄膜14底 层的氧化层16至去除硬掩模22为止(例如图3至图5)的工艺又可以现场(in-situ)进 行的方式来达成，例如，去除底部氧化层16、去除图案化光致抗蚀剂层24及去除硬掩模22 的步骤于同一蚀刻机台中进行，尤其去除底部氧化层16在一蚀刻槽中进行而去除图案化 光致抗蚀剂层24与去除硬掩模22在另一蚀刻槽中完成。或者，去除底部氧化层16、去除图 案化光致抗蚀剂层24及去除硬掩模22的步骤虽于同一蚀刻机台中进行，但三步骤皆于同 一机台中的不同蚀刻槽中进行。至此即完成本发明较佳实施例的一图案化的0N0堆叠薄膜 结构。 依据本发明的另一实施例，上述完成的0N0堆叠薄膜即可接着整合一般M0S晶体 管工艺，而制作出一S0N0S存储器结构。此也属本发明所涵盖的范围。请接着参照图6至 图13，图6至图13为本发明另一实施例整合一 S0N0S存储器与一金属氧化物半导体(M0S) 晶体管的工艺示意图。 如图6所示，先提供一半导体基底32，其上定义有一存储器区46与一逻辑区48， 且半导体基底32可由硅、砷化镓、硅覆绝缘层、外延层、硅锗层或其他半导体基底材料所构 成的基底。然后同时沉积一堆叠薄膜34于半导体基底32上的存储器区46与逻辑区48。其 中，堆叠薄膜34可由复数层材料层所构成，且各材料层可包含各种介电材料，例如氧化物、 氮化物、氮氧化物、金属氧化物、或上述组合。在本实施例中，堆叠薄膜34较佳选自由氧化 层-氮化层-氧化层(oxide-nitride-oxide， 0N0)所组成的三层结构。其中，0N0堆叠薄 膜主要包含一最底层氧化层36、一氮化层38设于氧化层36上以及另一氧化层40覆盖在氮 化层38上，且此三层堆叠薄膜的厚度较佳为约100至300埃，较佳地为180埃。但堆叠薄膜34并不限于三层且每一层的材料可不与其他层的材料重复。接着沉积一由氮化硅层所 构成的硬掩模42并覆盖存储器区46与逻辑区48的堆叠薄膜34，然后再形成一图案化光致 抗蚀剂层44于存储器区46的硬掩模上42。 如图7所示，进行一蚀刻工艺，利用存储器区46的图案化光致抗蚀剂层44当作蚀 刻掩模部分去除存储器区46的硬掩模42与堆叠薄膜34上两层的氧化层40与氮化层38 中未被硬掩模42盖住的部分，并完全去除逻辑区48的硬掩模42与堆叠薄膜34上两层的 氧化层40与氮化层38。换句话说，存储器区46的堆叠薄膜34在经过上述蚀刻工艺后仍 具有底层氧化层36及设于氧化层36上的图案化硬掩模42、氧化层40及氮化层38，逻辑区 48则仅剩未蚀刻的底层氧化层36。在本实施例中，上述去除硬掩模42及氧化层40与氮化 层38的蚀刻工艺较佳采用干蚀刻，例如一等离子体蚀刻工艺。此外，图案化光致抗蚀剂层 44可依照所需曝光元件的大小来挑选适合的光致抗蚀剂材料。在本发明中，图案化光致抗 蚀剂层44较佳选自深紫外线(de印ultraviolet， DUV)光致抗蚀剂材料，但不局限于此，又 可依工艺需求选择适用于365纳米波长的I-line光致抗蚀剂材料，此皆属本发明所涵盖的 范围。另外应注意，若堆叠薄膜34为三层以上的介电材料所构成，则此蚀刻步骤可去除部 分硬掩模42与最底层介电材料层以上的所有介电材料层中未被硬掩模42盖住的部分。
如图8所示，进行另一蚀刻工艺，利用图案化光致抗蚀剂层44当作掩模再进行一 蚀刻工艺，以部分去除存储器区46堆叠薄膜34底层的氧化层36及逻辑区48所剩余的氧化 层36，并暴露出存储器区46的部分半导体基底32与逻辑区48的整个半导体基底32。本实 施例去除氧化层36的蚀刻工艺较佳采用一湿蚀刻工艺，且湿蚀刻工艺中的蚀刻溶液较佳 采用由HF与NH4F依不同比例混合而成的氧化物蚀刻缓冲液(Buffer oxidation etchant， B0E)。虽然亦可采用干式蚀刻工艺例如等离子体蚀刻工艺来部分去除存储器区46堆叠薄 膜34底层的氧化层36及逻辑区48所剩余的氧化层36，但湿蚀刻工艺较不会损伤被氧化层 36所覆盖的基底，可保持基底的完整性与电性品质，确保随后于逻辑区48中所形成的栅极 氧化层的品质。另外应注意，若堆叠薄膜34为三层以上的介电材料所构成，则此蚀刻步骤 可部分去除存储器区46堆叠薄膜的最底层材料层及逻辑区48所剩余的最底层材料层。
如图9所示，先进行另一蚀刻工艺，利用由硫酸与过氧化氢混合物(sulfuric acid-hydrogen peroxide mixture, SPM)所组成的蚀刻剂来去除存储器区46的图案化光 致抗蚀剂层44。然后如图IO所示，进行另一蚀刻步骤，再利用硫酸与过氧化氢混合物所构 成的蚀刻剂来去除存储器区46堆叠薄膜34表面的硬掩模42。如同上述的实施例，本实施 例虽以两次蚀刻步骤分别去除图案化光致抗蚀剂层44与硬掩模42，但不局限这个作法，又 可在一次蚀刻工艺中以硫酸与过氧化氢混合物所构成的蚀刻剂来同时去除图案化光致抗 蚀剂层44与硬掩模42，此作法也属本发明所涵盖的范围。另外需注意的是，上述由去除堆 叠薄膜34底层的氧化层36至去除硬掩模42为止(例如图7至图9)的工艺又可以现场 (in-situ)进行的方式来达成，例如，去除底部氧化层36、去除图案化光致抗蚀剂层44及去 除硬掩模42的步骤于同一蚀刻机台中进行，尤其去除底部氧化层36在一蚀刻槽中进行而 去除图案化光致抗蚀剂层44与去除硬掩模42在另一蚀刻槽中完成。或者，去除底部氧化 层36、去除图案化光致抗蚀剂层44及去除硬掩模42的步骤虽于同一蚀刻机台中进行，但三 步骤皆于同一机台中的不同蚀刻槽中进行。 如图11所示，依序形成一栅极氧化层50与一多晶硅层52并覆盖存储器区46的图案化堆叠薄膜34及存储器区46与逻辑区48的半导体基底32。在本实施例中，多晶硅层 52的厚度介于1300至2500埃，较佳为1750埃。另需注意的是，若未使用沉积方式形成栅 极氧化层50而是利用热氧化法形成栅极氧化层50时，由于热氧化法只会消耗单晶硅或多 晶硅而产生氧化层，堆叠薄膜34上方与侧壁并不会为栅极氧化层50所覆盖，此作法也属本 发明所涵盖的范围。 如图12所示，进行一微影及蚀刻工艺，例如先形成一图案化光致抗蚀剂层(图未 示)在存储器区46及逻辑区48，并利用图案化光致抗蚀剂层当作掩模进行一蚀刻工艺，去 除部分存储器区46的多晶硅层52、栅极氧化层50与堆叠薄膜34最上层的部分氧化层40 以及部分逻辑区48的多晶硅层52与栅极氧化层50。此蚀刻工艺较佳暴露出存储器区46 的部分氮化硅层38并同时于逻辑区48形成一由图案化多晶硅层52与栅极氧化层50所构 成的栅极电极。 如图13所示，进行一侧壁子工艺，例如先沉积一氧化硅层或氮化硅层在半导体基 底32上并以回蚀刻方式去除部分氧化硅层或氮化硅层，以于存储器区46的图案化多晶硅 层52、栅极氧化层50以及氧化层40侧壁以及逻辑区48的栅极电极侧壁分别形成一侧壁子 56。然后再利用存储器区46的侧壁子56当作掩模进行另一蚀刻工艺，以去除氧化层40下 的部分氮化层38及氧化层36。随后可依照产品需求于逻辑区48的半导体基底32中形成 轻掺杂源极/漏极(图未示)与源极/漏极区域(图未示)，并选择性在存储器区46同时 形成相对应的轻掺杂源极/漏极与源极/漏极区域，以于存储器区46形成一 S0N0S存储器 以及于逻辑区48形成一 M0S晶体管。 其中，制作轻掺杂源极漏极与源极/漏极区域的作法可依循一般制作M0S晶体管 的工艺来完成。例如，可先利用侧壁子56当作掩模进行一轻掺杂离子注入工艺，以于侧壁 子56两侧的半导体基底32中分别形成一轻掺杂源极/漏极。然后形成一主侧壁子(图未 示)于侧壁子56周围并利用主侧壁子当作掩模进行一重掺杂离子注入工艺以形成源极/ 漏极区域。其中，侧壁子56、轻掺杂源极/漏极、主侧壁子以及源极/漏极区域的工艺顺序 可依工艺需求随时改变或调整，此皆属本发明所涵盖的范围。最后可再进行一金属内连线 工艺，例如先覆盖一层间介电层于存储器区46与逻辑区48，然后形成多个连接栅极电极与 存储器的接触插塞于层间介电层中。 综上所述，本发明主要在蚀刻一堆叠薄膜前先覆盖一硬掩模在堆叠薄膜表面，然 后以两段式的蚀刻方式来形成所需的堆叠图案。以本发明所揭露的制作方式为例，第一次 蚀刻主要去除部分的硬掩模及堆叠薄膜最底层以上的所有介电层，而第二次蚀刻则去除堆 叠薄膜最底层的部分介电层。由于本发明所使用的氮化硅硬掩模具有较佳的附着力，本发 明可搭配氮化硅硬掩模及上述的两段式蚀刻工艺来蚀刻堆叠图案时，如此即可避免蚀时于 堆叠薄膜中产生底切现象。 以上所述仅为本发明的较佳实施例，凡依本发明申请权利要求所做的均等变化与 修饰，皆应属本发明的涵盖范围。
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权利要求
一种制作堆叠薄膜的方法，包含提供半导体基底；形成堆叠薄膜于该半导体基底上，该堆叠薄膜包含多个介电层；覆盖硬掩模于该堆叠薄膜上；部分去除该硬掩模及该堆叠薄膜最底层介电层以上的所有该介电层中未被硬掩模盖住的部分；以及部分去除该堆叠薄膜中最底层的该介电层。
2. 如权利要求1所述的方法，其中所述介电层包含氧化物、氮化物、氮氧化物、金属氧化物、或上述组合。
3. 如权利要求1所述的方法，其中该堆叠薄膜包含氧化层_氮化层_氧化层结构。
4. 如权利要求3所述的方法，其中部分去除该硬掩模及该堆叠薄膜最底层介电层以上的所有介电层中未被硬掩模盖住的部分的步骤包含去除该氧化层-氮化层-氧化层结构中的氧化层-氮化层。
5. 如权利要求3所述的方法，其中去除该堆叠薄膜中最底层的该介电层的步骤包含去除该氧化层_氮化层_氧化层结构中的氧化层。
6. 如权利要求1所述的方法，另包含利用干蚀刻工艺来去除部分该硬掩模及该堆叠薄膜中最底层介电层以上的所有介电层中未被硬掩模盖住的部分。
7. 如权利要求1所述的方法，另包含利用湿蚀刻工艺来去除该堆叠薄膜中最底层的该介电层。
8. 如权利要求1所述的方法，另包含利用硫酸与过氧化氢混合物(sulfuricacid-hydrogen peroxide mixture, SPM)来去除该硬掩模。
9. 如权利要求l所述的方法，另包含现场(in-situ)去除该堆叠薄膜中最底层的该介电层的步骤及利用该硫酸与过氧化氢混合物来去除该硬掩模。
10. 如权利要求1所述的方法，其中该硬掩模包含氮化硅层。
11. 如权利要求1所述的方法，其中该堆叠薄膜的厚度介于100埃至300埃。
12. —种制作集成电路的方法，包含提供半导体基底，该半导体基底上定义有存储器区与逻辑区；形成堆叠薄膜于该半导体基底上的该存储器区及该逻辑区，该堆叠薄膜包含多个介电层；覆盖硬掩模于该存储器区及该逻辑区的该堆叠薄膜表面；部分去除该存储器区的该硬掩模及该堆叠薄膜最底层介电层以上的所有介电层中未被硬掩模盖住的部分以及完全去除该逻辑区的该硬掩模及该堆叠薄膜最底层介电层以上的所有介电层；部分去除该存储器区的该堆叠薄膜最底层的该介电层及完全去除该逻辑区的该堆叠薄膜最底层的介电层；去除该存储器区的该硬掩模；以及形成晶体管于该逻辑区。
13. 如权利要求12所述的方法，其中形成该晶体管于该逻辑区的步骤另包含覆盖栅极氧化层与多晶硅层于该存储器区及该逻辑区；部分去除该存储器区的该多晶硅层、该栅极氧化层与该堆叠薄膜最上层的介电层及部分去除该逻辑区的该多晶硅层与该栅极氧化层；分别形成侧壁子于该存储器区的该多晶硅层、该栅极氧化层与该堆叠薄膜最上层的介电层侧壁及该逻辑区的该多晶硅层与该栅极氧化层侧壁；以及形成源极/漏极区域于该逻辑区的该多晶硅层两侧的该半导体基底中。
14. 如权利要求13所述的方法，其中该多晶硅层的厚度介于1300埃至2500埃。
15. 如权利要求12所述的方法，其中所述介电层包含氧化物、氮化物、氮氧化物、金属氧化物、或上述组合。
16. 如权利要求12所述的方法，其中该堆叠薄膜包含氧化层-氮化层-氧化层结构。
17. 如权利要求16所述的方法，其中部分去除该存储器区的该硬掩模及该堆叠薄膜最底层介电层以上的所有介电层中未被硬掩模盖住的部分以及完全去除该逻辑区的该硬掩模及该堆叠薄膜最底层介电层以上的所有介电层的步骤包含去除该氧化层-氮化层-氧化层结构中的氧化层-氮化层。
18. 如权利要求16所述的方法，其中部分去除该存储器区的该堆叠薄膜最底层的该介电层及完全去除该逻辑区的该堆叠薄膜最底层的介电层的步骤包含去除该氧化层-氮化层-氧化层结构中的氧化层。
19. 如权利要求12所述的方法，另包含利用干蚀刻工艺来部分去除该硬掩模及该堆叠薄膜最底层介电层以上的所有介电层中未被硬掩模盖住的部分以及完全去除该逻辑区的该硬掩模及该堆叠薄膜最底层介电层以上的所有介电层。
20. 如权利要求12所述的方法，另包含利用湿蚀刻工艺来部分去除该存储器区的该堆叠薄膜最底层的该介电层及完全去除该逻辑区的该堆叠薄膜最底层的介电层。
21. 如权利要求12所述的方法，另包含利用硫酸与过氧化氢混合物来去除该存储器区的该硬掩模。
22. 如权利要求12所述的方法，其中该硬掩模包含氮化硅层。
23. 如权利要求12所述的方法，其中该堆叠薄膜的厚度介于100埃至300埃。
全文摘要
本发明是揭露一种制作堆叠薄膜的方法。首先提供半导体基底，然后形成堆叠薄膜于半导体基底上，且堆叠薄膜包含多个介电层。接着覆盖硬掩模于堆叠薄膜上，并去除部分硬掩模及堆叠薄膜最底层介电层以上的所有介电层中未被硬掩模盖住的部分，随后再部分去除堆叠薄膜中最底层的介电层。
文档编号H01L21/314GK101783291SQ20091000358
公开日2010年7月21日 申请日期2009年1月20日 优先权日2009年1月20日
发明者施秉嘉, 杨乔麟, 黄启政, 黄骏松 申请人:联华电子股份有限公司