基于硅/碳材料的pmos与nmos晶体管的性能提升的制作方法

专利名称：基于硅/碳材料的pmos与nmos晶体管的性能提升的制作方法
技术领域：
一般而言，本揭示发明关于集成电路，而尤关于通过使用嵌入的应变诱发材料形 成具有应变的沟道区的不同的晶体管类型，以提升于该沟道区中电荷载体迁移率。
背景技术：
由于在给定的晶片面积上能够提供越来越多之功能，因此集成电路已发现可以广 泛地应用于许多的领域。集成电路由例如晶体管之极多的个别电路组件所组成，其中数 百万个或者甚至数亿个个别的晶体管可以设置于复杂的装置上。一般而言，目前正在实行 复数种之工艺技术，其中对于例如微处理器、储存器晶片等复杂的电路，CMOS技术由于鉴 于操作速度和/或电力消耗和/或成本效率之优越的特性，目前是最有前景的方法。使用 CMOS技术制造复杂的集成电路期间，数百万个晶体管，亦即，N沟道晶体管和P沟道晶体管 形成在包含结晶半导体层之基板上。MOS晶体管，无论考虑到是N沟道晶体管还是P沟道晶 体管，皆包括通称的PN接面，该PN接面由高度掺杂之漏极和源极区域与配置于漏极和源极 区域间之相反掺杂之沟道区域之介面所形成。该沟道区域之导电率，亦即，导电沟道之驱动 电流能力，由形成靠近于该沟道区域并通过薄的绝缘层与该沟道区域分离之栅极电极所控 制。在由于施加了适当的控制电压至该栅极电极而形成导电沟道时，沟道区域之导电率系 取决于掺杂剂浓度、电荷载体之迁移率、和对于沟道区域在晶体管宽度方向之给定延伸而 言系取决于该源极漏极区域之间之距离(亦称之为沟道长度)。于是，沟道长度之减少，和 与其关联之沟道电阻之减少，系使得沟道长度为用来达成集成电路之操作速度之增加的主 要设计准则。然而，连续地微缩晶体管尺寸，涉及复数个与其关联之问题，该等问题必须被解决 以便不会不当地抵销了通过稳定地减少MOS晶体管之沟道长度所获得的优点。于此方面 之一个主要问题是提升的光学微影术(photolithography)和蚀刻策略之研发要能可靠和 可重制地创造关键尺寸之电路元件(例如晶体管之栅极电极)以用于新的装置世代。而 且，于该漏极和源极区域中需要于垂直方向和于侧方向之高度精密之掺杂剂分布(dopant profile)，以在提供所希望之沟道可控制性之同时，提供低薄片电阻率和接触电阻率。关键尺寸(亦即，晶体管之栅极长度)之连续尺寸减少需要相关于上述工艺步骤 之高度复杂之工艺技术的调适(adaptation)并可能需要其新的发展。因此，已经提出通 过针对给定之沟道长度增加沟道区域中之电荷载体迁移率从而提升晶体管元件之沟道导 电率，由此提供达成下述性能改善之潜力，其中该性能改善同等于前进至未来技术节点，同 时避免或者至少延后关联于装置微缩之许多的上述工艺调适。用来增加电荷载体迁移率 之一个有效的机制为于沟道区域中之晶格结构之修正，例如通过于沟道区域之附近创造拉 伸(tensile)或压缩(compressive)应力以于沟道区域中产生相应的应变，该应变造成分 别对电子和电洞的修正迁移率。举例而言，于具有标准(100)表面方位之沟道区域中创造 拉伸应变可以增加电子之迁移率，该增加之电子迁移率转而可以直接转变成导电率之相应 增加。另一方面，于沟道区域中之压缩应变可以增加电洞之迁移率，藉此提供增强P型晶体管之性能之潜力。将应力或应变工程引入集成电路制造中为进一步装置世代极有前景之方 法，因为，例如，应变硅可以视为“新”类型之半导体材料，该材料可以制造快速有效的半导 体装置而不需要昂贵的半导体材料，同时仍然可以使用许多已建立完善的制造技术。在一种方法，通过在晶体管之漏极和源极区域中形成应变之硅/锗(germanium) 层而提升PMOS晶体管之电洞迁移率，其中该压缩应变之漏极和源极区域在邻接之硅沟道 区域创造单轴应变(uniaxialstrain)。欲达此目的，PMOS晶体管之漏极和源极区域被选择 性地凹入(recessed)，同时掩模(mask)该NMOS晶体管，以及后续地通过磊晶生长将该硅/ 锗层选择性地形成在该PMOS晶体管中。于是，例如蚀刻工艺、适当的蚀刻与生长掩模之形 成和选择性的磊晶生长技术之复杂的制造步骤必须加入CMOS工艺流程中。在其他的方法，硅/碳材料可以使用于NMOS晶体管以创造所希望之晶格错置 (mismatch)，尤其是在NMOS晶体管之沟道区域中，而该晶格错置经常可以通过将碳离子植 入于漏极和源极区域中而完成。然而，根据硅/碳合金而对不同导电率类型之晶体管达到 之性能增益也许导致甚至更复杂之制造流程，如用来形成各自应变层之各种步骤也许必须 适当地整合于复杂的制造流程中，此情况也许导致较期望者为较不明显的性能增益。本揭示发明关于各种的方法和装置，其能够避免或者至少减少一个或多个上述问 题之影响。

发明内容
下文提出本发明之简单概述，以便提供本发明某些态样之基本了解。此概述并非 本发明之广泛的详尽综论。其无意用来验证本发明之关键或重要元件，或用来描绘本发明 之范筹。其唯一的目是以简化形式呈现本权利要求标的之某些概念作为稍后更详细说明之引言。一般而言，本揭示发明系关于技术和半导体装置，其能够制造嵌入于漏极和源极 区域之不同应变之半导体材料，其中至少可被使用之半导体合金具有较硅之自然晶格常数 为低之自然晶格常数。举例而言，揭示于本文中之一些例示态样中，可以使用硅/碳合金结 合另外的半导体合金(例如硅/锗合金)，以提供对于不同导电率类型之晶体管之不同类型 之应变，同时仍然提供有效的制造策略，例如关于形成相应的半导体合金之前使用适合的 蚀刻终止和间隔件(spacer)层和/或加入适当的植入物种。因此，能利用各不同的半导体 合金之优点，同时相较于通常可能使用单一的应变诱发半导体合金之习知的策略，不会不 当地增加额外的工艺复杂度。揭示于本文中之其他例示态样中，例如硅/碳之半导体材料 (其一般可以使用来提升N沟道晶体管之特性)亦可以结合精密的应力记忆技术而提供于 P沟道晶体管中，藉此获得于P沟道晶体管中所希望类型之应变，同时由于在P沟道晶体管 之漏极和源极区域中碳物种之正面效果，而使得能够提升整体的制造效率和晶体管性能的 额外增益。本文中所揭示之一种例示方法系关于在第一导电类型的第一晶体管和第二导电 类型的第二晶体管中形成应变半导体材料。该方法包括在第一晶体管的第一栅极电极结构 和第二晶体管的第二栅极电极结构上方形成层堆栈(a stack of layers)，其中该第一和 第二栅极电极结构包括各自的盖层(cap layer)，和其中该层堆栈包括间隔件层和形成在 该间隔件层上方之蚀刻终止层。该方法另外包括通过使用蚀刻终止层而在该第二晶体管上方形成掩模，和于该第一栅极电极结构处从该间隔件层形成第一间隔件元件。而且，第一空 腔(cavity)根据该第一间隔件元件形成在第一晶体管之漏极和源极区域，以及第一应变 半导体材料形成在该第一空腔中。该方法进一步包括根据从该间隔件层形成的第二间隔件 元件形成第二空腔于该第二晶体管之漏极和源极区域中。最后，该方法包括形成第二应变 半导体材料于该第二空腔中，其中该第一和第二应变半导体材料具有不同的材料成分。本文中所揭示之另一例示方法包括形成邻接第一晶体管的第一栅极电极结构的 第一空腔，和邻接第二晶体管的第二栅极电极结构的第二空腔，其中该第一和第二晶体管 为不同的导电类型。该方法进一步包括形成半导体材料于该第一和第二空腔中，其中该半 导体材料具有第一类型的应变。此外，于该第一晶体管中，于该半导体材料中选择性地创造 晶格损伤(lattice damage)以形成实质上松弛的半导体材料。再者，该方法包括再结晶 (re-crystallize)该实质上松弛的半导体材料于一应变状态，该应变状态相应于与该第一 类型应变相反的第二类型应变。本文中所揭示之一个例示半导体装置包括第一晶体管，该第一晶体管包括于漏极 和源极区域中之硅/碳合金，其中该第一晶体管包括呈现有沿着沟道长度方向的第一应变 成分之沟道区域。该半导体装置进一步包括第二晶体管，该第二晶体管包括于其漏极和源 极区域中之硅/碳合金，其中该第二晶体管包括呈现有沿着沟道长度方向的第二应变成分 之沟道区域，其中该第一和第二应变成分为相反类型。


通过参照以上叙述结合随附图式可了解本发明，其中相似之元件符号识别相似之 元件，且其中图Ia至图Ik示意地显示依照例示之实施例，包含不同导电类型的晶体管之半导 体装置于各种制造阶段之剖面图，其中可以根据复杂的制造流程，包含提升之掩模状况、可 能与加入之掺杂剂物种、非掺杂物种结合等，设置不同类型的应变半导体材料，用来提升整 体晶体管之特性；以及图2a至图2h示意地显示依照另外例示之实施例，于通过使用共同半导体合金形 成具有不同应变成分之晶体管元件之各种制造阶段期间半导体装置之剖面图。虽然本文中所揭示之标的内容易受到各种的修饰和替代形式之影响，但是本发明 之特定实施例已通过图式举例之方式显示，并且于本文中作了详细说明。然而，应了解到本 文中特定实施例之详细说明并不欲限制本发明于所揭示之特定的形式，反之，本发明将涵 盖所有落于由所附之权利要求所界定之精神和范围内之所有的修饰、等效、和改变。
具体实施例方式以下将说明本发明之各种范例实施例。为求简明，本说明书并未说明真实实行例 之所有特点。当然应了解在发展任何此种真实的实施例中，须作出多个针对实行例之决定 以达到开发者特定的目标，例如符合系统相关以及商业相关之限制，该些限制将随着各个 实行例而变化。另外，将了解到虽然该发展努力可能复杂且费时，但是对于熟悉该项技艺者 在了解本发明之揭露内容后其仅为惯常的程序。现将参考附图来说明本发明。各种结构、系统和装置以示意方式绘示于各图式中仅为了解释之目的，以便不会由熟习此项技术者已熟知之细节模糊了本发明内容。不过，仍 包含附图以说明与解释本发明用来说明的实例。应以熟悉该项技艺者所认定之意义来了解 本文中的字汇与词。本文前后一致使用的术语以及词汇并无暗示特别的定义，该特别的定 义系指与熟悉该项技艺者认知之普通惯用的定义所不同之定义。如果一个术语或词汇具有 特别定义，亦即非为熟悉该项技艺者所了解之义意时，在本说明书中将会以定义方式直接 且明确地提供其特别的定义。一般而言，本揭示发明系关于制造技术和相关半导体装置，于该半导体装置中不 同导电率类型的场效晶体管可以容置应变半导体材料于漏极和/或源极区域以便提供所 希望之应变大小和/或类型于这些晶体管之相应沟道区域中。为了此目的，于一些例示 实施例中，可以根据适当的制造状况使用不同的半导体合金，例如硅/锗和硅/碳，其中 可以通过使用包含间隔件层和蚀刻终止层之适当设计的层堆栈而将该二种材料嵌入入相 应晶体管之漏极和源极区域。再者，可以在通过磊晶生长技术形成各别的应变半导体材 料之前通过加入任何所希望类型的植入物种，例如掺杂剂、非掺杂(non-doping)物种等， 而提升对于至少一种类型的晶体管的整体晶体管性能。于此情况，可以根据额外的植入 物种而提升漏极和源极区域之电子特性，而因为可于生长应变半导体材料之前实施植入 工艺，故可以加入该植入物种而不会产生额外的植入诱发性损害(implantation-induced damage)。结果，对于N沟道晶体管而言，由于经特定地最佳化之掺杂剂分布，故可以获得 减少之源极/漏极接面电阻(junction resistance) 0再者，由于相应的PN接面存在有 较高漏电流，故可减少于绝缘体上载硅(silicon-on-insulator，SOI)晶体管中之浮置主 体效应(floatingbody effect)，因此其可以减少于SOI晶体管之主体区域中之电荷载体 累积。亦可以在实际形成应变半导体材料之前通过加入适当的植入物种而完成PN接面特 性之相应调整。此外，由于在N沟道晶体管之漏极和源极区域中嵌入之硅/碳合金，而可 以提升电子迁移率。同样情况，于P沟道晶体管中，由于硅/锗材料之较低之本质电阻率 (intrinsicresistivity)而可以获得减少之源极和漏极电阻，以及亦可以调整穿过PN接 面之漏电流至适当的高值，依于整体的晶体管特性而定，由此亦减少电荷载体累积于SOI 晶体管中。最后，由嵌入之硅/锗合金所引起之于沟道区域中增加之电洞迁移率可以额外 地对整体提升之装置性能有所助益。再者，因为二种应变诱发半导体材料可以于适当早期 制造阶段加入，因此额外的应变诱发机制可以施行至整体制造流程中而实质上不需要额外 的工艺步骤。举例而言，可以设置应变诱发间隔件元件和/或应变诱发介电盖层以便于至 少一种类型的晶体管中进一步提升应变。在本文中所揭示之其他例示实施例中，可以使用高度有效的制造顺序将硅/碳材 料加入不同导电率类型的晶体管中，其中亦可以使用额外的应变诱发机制于例如P沟道晶 体管中，以过度补偿(overcompensate)硅/碳材料之任何的负面影响，同时利用碳在用作 为扩散干扰物种之特性，如此可以于P沟道晶体管中提供提升准确度之掺杂剂分布。结果， 结合P沟道晶体管之漏极和源极区域之提升之电子特性与过度补偿之应变成分，可以达成 P沟道晶体管之明显强化，其中，对于SOI架构而言，亦可以达成减少之浮置主体效应，同时 由于嵌入之硅/碳合金，N沟道晶体管可以呈现减少之漏极/源极接面电阻以及沟道区域 中之增加之电子迁移率。而且，于此情况，由于碳物种之存在，可以通过提供增加漏电流之 PN接面而减少电荷载体累积于SOI N沟道晶体管之浮置主体中。
图Ia示意地显示半导体装置100之剖面图，该半导体装置100于早期制造阶段可 以包括第一晶体管150P和第二晶体管150N。该半导体装置100可以包括基板101，该基 板101表示可以用来在其上形成半导体层103(例如硅基层)之任何适当的载体材料，可 以通过对于该第一和第二晶体管150P、150N产生特定类型的应变而局部地调适该半导体 层103之电子特性。半导体层103可以表示硅基层，亦即，包含明显硅含量之半导体材料， 其中可以存有例如锗、碳、掺杂剂物种等之其他成分。再者，于所示实施例中，嵌入之绝缘层 102可以定位于基板101和半导体层103之间，藉此定义SOI架构，其中应该了解到，于装 置100之其他装置区域，依于整体装置需求可以提供块体组构(bulkconfiguration)。应 该注意的是，本文中所揭示之原理可以非常有利于SOI架构，这是因为可以提供有效的应 变诱发机制结合额外的措施用来减少电荷载体累积之故，如此可以一般性地改进SOI晶体 管关于浮置主体效应和迟滞效应(hysteresis)(亦即，依据相应晶体管元件之“切换历史 (switching history)”之临限(threshold)变化)之性能。于其他例示实施例中，本文中 揭示之原理亦可有利地应用于块体组构(亦即半导体层103之厚度可以大于待形成于晶体 管150P、150N中之漏极和源极区域之深度之组构)。再者，可以根据例如浅沟槽隔离(shallow trench isolation)(未显示)之适当 的隔离结构而定义于半导体层103中之适当的主动区域，该隔离结构亦可以设置于晶体 管150P、150N之间。再者，晶体管150P、150N可以包括栅极电极结构151，该栅极电极结 构151于此制造阶段可以包括形成在栅极绝缘层151B上之电极材料151A，该栅极绝缘层 151B分离电极材料151A与沟道区域152。栅极电极材料151A可以表示任何适当的材料， 例如多晶硅(polysilicon)等，甚至，该栅极电极材料151A可在后来的制造阶段由提升导 电率之材料所取代，依于全部的工艺和装置需求而定。同样情况，栅极绝缘层151B可以由 任何适当的介电材料组成，例如基于二氧化硅(silicon dioxide)之材料、氮化硅(silicon nitride)、氧氮化硅(silicon oxynitride)、高k介电材料(例如氧化铪(hafnium oxide)、 氧化锆(zirconium oxide)等)。再者，栅极电极结构151可以包含盖层151C，该盖层151C 可以由氮化硅等组成。再者，半导体装置100可以包括形成在晶体管150P、150N之上之层 堆栈104，以及于所示实施例中，可以包括第一层或者间隔件层104A，在该第一层或者间隔 件层104A之上可设有第二层或者蚀刻终止层104B。于一个例示实施例中，间隔件层104A 可以由氮化硅组成，而该蚀刻终止层104B可以由二氧化硅组成。于是，于所示实施例中，间 隔件层104A和盖层151C可以由具有与后续的蚀刻工艺有相似特性之材料组成，而使得于 共同蚀刻序列期间可以去除这些成分。再者，蚀刻终止层104B于蚀刻工艺期间可以具有足 够提供所希望之蚀刻终止能力之厚度，用于在该晶体管150N之上局部地设置蚀刻和生长 掩模。举例而言，蚀刻终止层104B当以二氧化硅材料形式设置时，可以具有大约20至50nm 或者甚至更多之厚度。换言之，间隔件层104A能够以高度共形(conformal)之方式以适当 的厚度设置，以便于用来于稍后制造阶段在半导体层103中形成空腔之蚀刻工艺期间调整 所希望之偏移(offset)。举例而言，间隔件层104A之厚度于精密的应用中可以有大约1至 20nm的范围，其中栅极长度(亦即，于图Ia中栅极电极材料151A之水平延伸)可以约为 50nm和更少，例如30nm和更少。然而，应该了解到，如果于进一步的工艺期间需要增加的偏 移，则可以选择增加的厚度。可以根据下列之工艺形成如图Ia中所示之半导体装置100。于形成各自的隔离结构(未显示)并且定义用于半导体层103中晶体管150P、150N之相应的基本掺杂剂分布之 后，可以通过已建立完善之技术(可以包含氧化作用和/或栅极介电材料之沉积并接着进 行栅极电极材料151A和盖层151C之材料之沉积)形成栅极电极结构151。可以通过精密 的光学微影术和蚀刻技术而图案化相应的材料堆栈。其次，例如使用热活化化学气相沉积 (CVD)技术，例如通过沉积间隔件层104A而形成堆栈104，其中，如果需要，可以通过氧化作 用形成薄氧化物层于栅极电极材料151A和半导体层103之暴露区域上。其后，可以通过例 如CVD等形成蚀刻终止层104B，其中可以选择蚀刻终止层104B之材料密度和厚度而使得可 以获得所希望之蚀刻终止能力。其后，可以例如通过电浆辅助CVD、热活化CVD等，沉积掩模 材料(未显示)，该掩模材料接着通过光学微影术和适当选择之蚀刻技术而被图案化。图Ib示意地显示具有掩模105之半导体装置100，该掩模105覆盖第二晶体管 150N，同时暴露第一晶体管150P，亦即，曝露形成于其上的层堆栈104。于一个例示实施例 中，掩模105可以表示硬掩模，例如由氮化硅和任何其他适当的材料组成，其可以被选择性 地蚀刻至蚀刻终止层104B。于其他的例示实施例中，任何其他适当的材料，例如抗蚀材料， 可以被选择性地形成于第二晶体管150N之上，以及可以被用来图案化第一晶体管150P中 的层堆栈104。图Ic示意地显示于蚀刻序列106期间之半导体装置100，该蚀刻序列106可以包 括用来选择性地去除蚀刻终止层104B的第一蚀刻步骤，该第一蚀刻步骤可以根据已建立 完善之蚀刻技术(例如通过使用氢氟酸(Hydrofluoric acid, HF))完成，其后可以实施各 向异性(anisotropic)的蚀刻步骤，以相对于半导体层103之材料选择性地蚀刻间隔件层 104A，同时于其他情况，可以设置薄氧化层(未显示)用作为各向异性的蚀刻工艺期间之蚀 刻终止材料。因此，于蚀刻工艺106后，可以形成侧壁间隔件104S于栅极电极结构151之 侧壁上，其中间隔件104S之宽度由间隔件层104A之初始层厚度和蚀刻序列106之状况而 定。于所示实施例中，若间隔件层104A和掩模105由具有相似蚀刻性质之材料所组成，或 者实质上由相同的材料所组成，则某种程度之材料腐蚀亦也许发生于掩模105中，如由虚 线所示。于其他例示实施例中，至少于用来选择性的去除第一晶体管150P上方之蚀刻终止 层104B之序列106之初次蚀刻步骤期间，掩模105可以表示抗蚀材料。其后，如果需要，可 以去除抗蚀掩模(resist mask)，以及可以根据选择性的蚀刻配方而实施序列106之各向 异性的蚀刻步骤，其中该蚀刻终止层104B可以保护在第二晶体管150N上方之层104A之剩 余部分。图Id示意地显示半导体装置100于进一步前进之制造阶段，其中可以实施另一蚀 刻工艺107以获得邻接于第一晶体管150P之半导体层103中之栅极电极结构151之凹部 或空腔103P。可以根据已建立完善之蚀刻配方(例如各向同性的配方、各向异性的配方、或 者他们的组合)，依于空腔103P所希望之形状和大小而实施蚀刻工艺107。举例而言，相对 于可用来形成空腔103P之氮化硅材料、氧化物材料等可以使用复数种蚀刻化学作用而选 择性地去除硅材料。于蚀刻工艺107期间，可以选择各自的工艺参数，例如电浆功率、压力、 用来控制水平去除率之聚合物(polymer)材料之类型和数量等，以便能够获得所希望形状 之空腔103P。举例而言，可以通过间隔件104S之宽度而实质上决定空腔103P离沟道区域 152之偏移(offset)。若希望或多或少明显程度之底蚀刻(under-etching)，则依于空腔 103P所希望的整体的大小和形状而定，可以例如从蚀刻工艺107之开始或者于工艺之某一阶段，适当地选择工艺参数和/或蚀刻化学作用。于所示实施例中，掩模105可以保护形成 在第二晶体管150N之上之层堆栈104。于其他情况，掩模105若设置为抗蚀材料等，而也许 于较早的制造阶段已经被去除，而于此情况中，蚀刻终止层104B可以可靠地保护间隔件层 104A。在一些例示实施例中，于蚀刻工艺107之后和去除掩模105之前或之后，可以实施 一个或多个植入工艺108而透过空腔103P的暴露表面部分加入一种或多种植入物种108A。 举例而言，一个或多个植入工艺108可以包括根据非0之倾斜角而实施之一个或多个步骤， 该非0之倾斜角系理解为相对于半导体层103或者嵌入之绝缘层102之法线为非0之角 度。结果，可以加入任何所希望之植入物种，其中可以通过一个或多个植入工艺108之工艺 参数(例如能量、剂量、倾斜角度、植入物种的类型等)控制植入物种108A之位置。于一些 例示实施例中，植入物种108A可以包括掺杂剂物种，该掺杂剂物种例如为根据要填满于空 腔103P之受应变半导体材料(strained semiconductormaterial)，而用于相对于在稍后 制造阶段将被形成之漏极和源极区域而反向掺杂(counter-doping)层103之材料。再者， 于其他的例示实施例中，植入物种108A可以包括用来定义漏极和源极区域之至少一部分 (例如延伸区域)之掺杂剂，以避免于提供受应变半导体材料于空腔103P中后的稍后的制 造阶段之额外的植入步骤。于其他的例示实施例中，各自的漏极和源极延伸区域可以已于 早期的制造阶段形成，例如依于其初始的层厚度可以在沉积间隔件层104A之前或者之后 形成。又于其他的例示实施例中，植入物种108A可以包括相应的成分，例如氮、碳等，该等 相应的成分可以导致相应的掺杂剂物种(例如硼)之减少的扩散活性，其中，该相应的掺杂 剂物种可以于稍后的制造阶段提供。以此种方式，最终获得之漏极和源极区域之PN接面可 以根据植入物种108A之一个或多个成分而以提升之准确度来定义。而且，亦可以根据植入 物种108A调整穿过仍待形成之PN接面之漏电流之程度，由此使得晶体管150P相关于浮置 主体效应能够有高度有效稳定度之临限电压。于植入工艺108期间，可以通过间隔件104S 和盖层151C抑制或者至少缩减不适当地将植入物种108A加入栅极电极材料151A中之情 形。于掩模105已于较早的制造阶段去除的其他的实施例中，可以减少工艺108之倾斜植 入步骤期间相应的遮蔽效应(shadowing effect)。图Ie示意地显示于选择性的磊晶生长工艺109期间之半导体装置100，可以根 据已建立完善之工艺配方实施该选择性的磊晶生长109，以便选择性地沉积半导体合金于 空腔103P的暴露表面(图Id)，同时实质地避免显著材料沉积于介电表面区域。举例而 言，于生长工艺109期间，硅/锗可以用所希望的锗含量沉积，而使得当在硅层103上生长 时，可以获得应变状态，该应变状态之大小可以依于锗之含量而决定。举例而言，约15至 35原子百分比之锗可以加入于硅/锗合金中以便形成受应变之半导体材料153P。应该了 解到，于其他的例示实施例中，除了锗之外还可额外地使用相较于硅具有较大之共价半径 (covalentradius)之其他的原子物种(例如锡)，或者可使用该等原子物种而替代锗，而该 原子物种亦可以加入于材料153P中。于此情况，可以加入明显减少含量之非硅材料，同时 仍然提供材料153P相对于层103之环绕模板材料之所希望之自然晶格常数之差。于一些 例示实施例中，于生长工艺109期间，掺杂剂物种(例如硼)亦可以加入于材料153P中，而 使得可以避免或者至少可以减少其他的植入工艺的植入剂量，由此亦维持材料153P之植 入诱发性损害于低水准。其后，可以通过去除掩模105而继续进一步之工艺。去除掩模105可以通过已建立完善之选择性蚀刻配方完成，例如使用热磷酸(hot phosphoric acid)，藉 此当掩模105由氮化硅组成时有效地去除掩模105，并选择性地至蚀刻终止层104B，同时亦 去除晶体管150P中之间隔件104S和盖层151C。图If示意地显示于上述工艺序列后之半导体装置100。而且，装置100暴露于设计 用来选择性地移除暴露之蚀刻终止层104B之蚀刻环境110，同时维持间隔件层104A。为了 此目的，可以使用已建立完善之选择性蚀刻配方(例如根据氢氟酸(hydrofluoric acid, HF))。其后，可以实施其他的蚀刻工艺以便各向异性地蚀刻暴露之间隔件层104A，如亦参照 蚀刻工艺106 (图Ic)之说明。图Ig示意地显示于上述工艺序列后并且具有掩模111覆盖第一晶体管150P之半 导体装置100，同时第二晶体管150N具有栅极电极结构151，且由于先前实施之各向异性蚀 刻工艺，该栅极电极结构151现在包括间隔件元件104R。掩模111可以由氮化硅或者可以 与进一步工艺相容之任何其他的材料组成。图Ih示意地显示于蚀刻工艺112期间之半导体装置100，该蚀刻工艺112可以根 据与蚀刻工艺107(图Id)相似的工艺参数而实施。也就是说，蚀刻工艺112之工艺参数和 蚀刻化学作用可以依照邻接栅极电极结构151所创造之空腔103N之所希望之大小和形状 而选择，其中间隔件104R保护其侧壁，并且亦定义空腔103N相对于沟道区域152之偏移 (offset)，相似于上述当参照第一晶体管150P之讨论。结果，空腔103N之大小和形状可以 独立于相应的空腔103P(图Id)之大小和形状而调整。再者，于一些例示实施例中，可以实 施植入工艺或序列113以加入一种或多种植入物种113A而穿过空腔103N的暴露表面。而 且，于此情况，植入工艺113可以包含一个或多个具有非0倾斜角之植入步骤，以便适当地 定位该一种或多种植入物种113A。举例而言，可以形成反掺杂区(counter-doped region)， 可以加入掺杂剂物种或者可以加入例如为碳、氮等形式之非掺杂物种之任何其他的植入物 种，以调整整体的电子特性(例如由漏电流等之观点来看)，如前面参考晶体管150P所亦讨 论者，其中应该了解到，由于晶体管150N和150P不同的导电率类型，关于植入参数和植入 物种，植入工艺113可以不同于相应的工艺108 (图Id)。图Ii示意地显示于设计用来沉积受应变之半导体材料153N之进一步选择性磊晶 生长工艺114期间之半导体装置100。于另一个例示实施例中，半导体材料153N可以包括 硅/碳合金，该硅/碳合金具有少于硅之晶格常数之自然常数，藉此以受拉伸应变之状态生 长，其可以因此导致于邻接沟道区域152中之拉伸应变。举例而言，适当含量之碳材料可以 加入于沉积环境114之硅材料中，例如一个至数个原子百分比，依于所希望之拉伸应力程 度和要形成于第二晶体管150N中之漏极和源极区之其他的电子特性而定。再者，如前面所 表示者，适当的掺杂剂物种(亦即，N型物种)可以于生长工艺114期间加入于材料153N 中，以便避免另外的植入工艺或者至少减少于后续的植入工艺期间之离子轰击的程度，其 中，该等植入工艺系用来定义用于第二晶体管150N之最后所希望之掺杂剂分布。于选择性 的磊晶生长工艺114之后，为了去除掩模111和间隔件104R和盖层151C，可以实施例如根 据热磷酸等之蚀刻工艺。图Ij示意地显示于上述工艺序列后之半导体装置100。此处，于装置100之进一 步工艺之前可以暴露二个晶体管150P、150N之栅极电极结构151，同时，于其他的实施例 中，如由虚线所示，在实施完成晶体管150P、150N之额外的工艺之前，可以设置例如二氧化硅层等之保护层115。图Ik示意地显示于更进一步前进之制造阶段之半导体装置100。如所例示，漏极 和源极区域154可以形成为邻接于沟道区域152，其中漏极和源极区域154可以包括至少一 部分之个别的受应变之半导体材料153P、153N。也就是说，依于装置需求，受应变之半导体 材料153P、153N如所示可以完全定位于漏极和源极区域154内，该情况可以通过加入高浓 度之相应掺杂剂物种和实施用来起始掺杂剂物种之扩散的退火工艺而完成。于其他情况， PN接面154P之一部分可以延伸穿过受应变之半导体材料，至少于晶体管150P、150N其中 之一。应该了解到，如前面参照植入工艺108(图Id)和113(图Ih)所讨论的，可以呈现额 外的植入物种108A和/或110A，以便调整整体的晶体管特性(例如鉴于PN接面154P之 漏电流)、掺杂梯度(例如通过减少掺杂剂物种(例如硼)的整体扩散率)，如此因而可以 导致掺杂剂物种之提升的局限度(confinement)，以及造成用于晶体管150P(其可以表示P 沟道晶体管)之漏极和源极区域154之提升的局限度。再者，半导体装置100可以包括形成邻接栅极电极材料151A之间隔件结构156，其 中间隔件结构156可以包括复数个个别的间隔件元件156A、156B，依于整体的工艺和装置 需求而定。举例而言，至少于晶体管150P、150N其中之一之漏极和源极区域154可以根据 额外的植入工艺而调整，于此植入工艺期间相应的间隔件元件156A、156B可以用作为植入 掩模。于其他的例示实施例中，于分别形成受应变之半导体材料153P、153N之后可以实质 上避免额外的植入工艺，由此亦维持于这些材料中之晶格损伤于低的水准。于此情况，可以 设置间隔件结构156用作为以自行对准(self-aligned)方式形成金属硅化物区155之掩 模。于一些例示实施例中，间隔件结构156可以包括高本质应力水准，其适于用来增强晶体 管150P、150N其中之一者之性能。举例而言，间隔件结构156可以具有高拉伸应力水准，藉 此提供晶体管150N于沟道区域152中额外的应变。另一方面，于晶体管150P中内部应力 水准之负面影响可以通过例如应变诱发介电层116和117之额外的应力诱发机制而被过度 补偿，其中，该应变诱发介电层116和117可以被分别设置成具有高度内部拉伸应力和压缩 应力。举例而言，依于电浆辅助CVD技术之相应工艺参数而定，氮化硅可以用高度内部应力 水准沉积。例如，对于拉伸氮化硅材料而言可以获得达IGPa和更高之应力水准，同时对于 压缩应力氮化硅材料而言可以达成达2GPa和更高之应力水准。结果，通过于层117中提供 高度内部压缩应力水准，可以补偿于晶体管150P中间隔件结构156之任何拉伸内部应力。 于其他的例示实施例中，当也许希望于晶体管150P中有另外显著的性能增益时，可以建立 在间隔件结构156中压缩应力水准。可以根据下列的工艺形成如图Ik中所示之半导体装置100。可以例如通过离子植 入形成浅漏极和源极延伸区域(未显示)而形成漏极和源极区域154，其中材料153P、153N 之植入诱发性损害可以较不明显。于其他情况，如前面之讨论，在分别生长材料153P、153N 之前，相应的延伸区域也许已经形成。如果需要，可以实施进一步之植入工艺以加入额外的 掺杂剂物种，和/或于用于材料153P、153N之生长工艺期间已经加入相应的掺杂剂物种。再 者，可以实施适当的退火工艺，以便建立用于漏极和源极区域154之所希望之掺杂剂分布， 其中相应的掺杂剂物种113A(图lh)、108A(图Id)也可以使得最终获得的电子特性能够更 准确地被控制。其后，可以依照已建立完善的技术形成金属硅化物区155，其中间隔件结构 156可以使用为硅化作用掩模。接着，可以沉积层116和117 (其中该等层之一者或二者如以上之说明可以具有高本质应力水准)，其可以根据各自之图案化体系(regine)而达成， 于该图案化体系中，可以沉积层116和117之其中之一，并且可以接着从晶体管150P、150N 其中之一的上方去除，接着沉积另一个层116和117，并且从晶体管150P、150N之另一者去 除该沉积。结果，可以根据选择的磊晶生长技术形成应变之半导体材料153P、153N，其中可以 使用适当的掩模和蚀刻终止层(例如层104A、104B (图Ia))，并可能结合加入之适当植入物 种，例如物种113A(图lh)、108A(图Id)，并且可以提供增强的电子特性和应变状况，亦如前 面的说明。参照图2a至图2h，将说明下述实施例，其中可以提供相较于硅有减少的自然晶格 常数之受应变半导体材料于不同导电率类型的晶体管中，以获得二种类型晶体管之性能提升。图2a示意地显示半导体装置200，该半导体装置200包括基板201、嵌入之绝缘 层202和半导体层203。再者，不同导电率类型的第一晶体管250P和第二晶体管250N之 栅极电极结构251形成在半导体层203之上。该栅极电极结构251可以包括栅极电极材料 251A、栅极绝缘层251B、和盖层251C。关于目前所说明之组件，应用与前面参照半导体装置 100说明相同的准则。再者，间隔件层204形成在栅极电极结构251上，其中间隔件层204 可以具有适当的厚度用来于稍后的制造阶段调整待形成于层203中之空腔之偏移。可以根 据与前面参照装置100描述之相同之工艺技术形成如图2a中所示之半导体装置200。图2b示意地显示具有形成在栅极电极结构251之侧壁上之间隔件元件204S之 半导体装置200，该半导体装置200如前面之说明可以根据已建立完善之蚀刻技术完成，其 中，如果需要，可以例如通过氧化栅极电极材料251A和半导体层203的暴露表面部分而设 置例如为二氧化硅形式之薄蚀刻终止衬垫(未显示)。 图2c示意地显示于进一步前进之制造阶段之半导体装置200。如所例示，装置200 暴露于用来分别于晶体管250P、250N中形成空腔203P和203N之蚀刻工艺207之蚀刻环境。 可以根据已建立完善之蚀刻化学作用实施蚀刻工艺207，该蚀刻化学作用呈现关于间隔件 204S和盖层251C之材料之适度的高选择性，以便不会不当地去除栅极电极材料251A之材 料。因为蚀刻工艺207可以同时针对晶体管250P、250N实施，因此由于没有蚀刻掩模而能 够通常提升整体的工艺一致性。结果，可以提升例如关于相应空腔203P和203N之深度之 遍及基板的均勻性。而且，可以避免用于个别地提供空腔203P和203N之任何额外的光学 微影术步骤。于一些例示实施例中，如图2a中所示从装置200开始，用来定义间隔件204S 和形成空腔203P和203N之工艺顺序可以实施成原位工艺(in situ process)(亦即，于相 同的处理室中)，同时于共同蚀刻工艺之各种阶段期间适当地调适蚀刻化学作用。于蚀刻工 艺207后，装置200可以准备供应变诱发半导体材料之沉积，该沉积可以包括各自的清洗工乙寸。 图2d示意地显示于选择性的磊晶生长工艺209期间之半导体装置200，该选择性 的磊晶生长工艺209可以设计成沉积半导体合金253(例如以硅/碳合金之形式)，该半导 体合金253可以生长在具有拉伸应变水准之层203之硅基模板材料上。关于工艺209之相 应的工艺参数，应用如前面参照半导体装置100所说明之相似之准则。应该了解到，于选择 性的磊晶生长工艺209期间，由于缺少延伸之掩模区域而亦可以提升整体的工艺一致性，其中于该延伸之掩模区域也许不希望沉积材料253。再者，因为相应的漏极和源极区域可能 需要不同类型的掺杂剂物种分别用于晶体管250P、250N，因此材料253也许被沉积成实质 上非掺杂状态。于是，拉伸应变成分可以于晶体管250P、250N之沟道区域252中被诱发，其 中该拉伸应变成分252T可朝向沟道长度方向，也就是说，朝图2d中之水平方向。图2e示意地显示于进一步前进之制造阶段之半导体装置200。如所示，装置200 可以暴露于离子轰击208中，其中可以通过适当的掩模210(例如抗蚀掩模)而掩模第二晶 体管250N，同时暴露晶体管250P。于一些例示实施例中，如所示，在形成掩模210之前，也许 已经去除了间隔件204S和盖层251C，同时，于其他情况，仍将由间隔件204S和盖层25IC包 覆栅极电极结构251 (未显示)。于离子轰击208期间维持盖层251C可以减少相应的物种 穿透入栅极电极材料251A中(如果该穿透被视为不适当)。于所示实施例中，离子轰击208 可以在去除间隔件204S去除下实施，其中，如果希望，减少宽度之偏移间隔件(未显示)可 以设置在栅极电极材料251A之侧壁上。结果，于离子轰击208期间，半导体层203和先前 生长之半导体合金253之部分之结晶结构也许被严重损坏或者非晶化(amorphized)。为了 此目的，可以使用任何适当的植入物种，例如氙(xenon)、锗、硅、氪(krypton)等。应该了解 到，可以根据已建立完善的模拟程序、实验等，而迅速地决定用于轰击208之适当之植入参 数。结果，可以松弛材料253，由此形成实质松弛的半导体合金253P。此外，依于相应的偏 移间隔件(如果被设置)之宽度，邻接栅极电极材料251A之半导体材料亦也许被严重损坏 或者非晶化。图2f示意地显示于进一步前进之制造阶段之半导体装置200。如所例示，例如由 氮化硅、含氮碳化硅等之应力诱发材料层218可以形成在第一和第二晶体管250P、250N之 上，该第一和第二晶体管250P、250N可以具有一个或者更多GPa或者甚至更高之高本质压 缩应力水准。举例而言，如前面参照层116、117(图Ik)之说明，可以形成氮化硅材料以便通 过选择适当的沉积参数而具有高压缩应力水准。于是，层218可以诱发适度高的压缩应力 水准于前面松弛的材料253P中，和因此于晶体管250P之沟道区域252中。同样情况，于暂 时状态，可以通过应力诱发层218而补偿或者过度补偿于晶体管250N之沟道区域252中之 应变成分。再者，装置200须经过退火工艺219，该退火工艺219被设计来再结晶于第一晶 体管250P之材料253P中并且邻接沟道区域252所产生之严重晶格损伤。举例而言，可以 使用任何适当的退火技术(例如快速热退火、基于雷射或者基于闪光之退火技术)，其中可 以产生有效的再结晶。由于存在之高度受应力层218，因此材料253P和邻接于该材料253P 之层203之任何材料可以重新以高度压缩应力状态生长，由此保留压缩应变成分于第一晶 体管250P之沟道区域252中。应该了解到，由于再结晶的材料253P之应变状态，因此即使 于去除了层218之后，相应的压缩应力成分252C亦可以维持于沟道区域252中。于应力盖 层存在下重新生长实质上非晶化半导体材料之技术常常被称为应力记忆技术。图2g示意地显示于去除应力诱发盖层218后之半导体装置200。应该了解到，如果 希望的话，可以伴随着该应力诱发层218设置适当的蚀刻终止材料，以便强化该去除工艺。 于其他情况，可以根据高度选择性之蚀刻配方而去除层218，其中，例如，可以相对硅基材料 选择性地去除氮化硅材料。结果，于晶体管250N中，由于去除为层218形式之“外部”应变 诱发源而可以重新建立拉伸应变成分252T，同时由于材料253P和邻接材料253P之材料之 先前的应变再结晶，因此于晶体管250P中之压缩应力成分252C仍可能存在，该材料253P和邻接材料253P之材料可于工艺208(图2e)期间亦已经被非晶化。根据如图2g中所示 之装置配置，可以例如通过使用已建立完善的制造技术而继续另外的工艺。图池示意地显示于进一步前进之制造阶段之半导体装置200，于该制造阶段漏极 和源极区域2M可以形成在半导体层203中，其中至少漏极和源极区域2M之一部分可以 包括晶体管250N中之应变诱发材料253和晶体管250P中之应变诱发材料253P。再者，相 应的侧壁间隔件结构256可以设置于栅极电极结构251之侧壁上，其中，亦如前面参照装 置100之说明，为了适当地定义漏极和源极区域2M之侧向和垂直掺杂剂分布，间隔件结构 256可以包括任何适当数目之个别间隔件元件。再者，金属硅化物区255可以形成在漏极和 源极区域和栅极电极材料25IA中。可以根据已建立完善的工艺技术形成如图池中所示之半导体装置200，其中可以 根据间隔件结构256通过离子植入之方式而创造漏极和源极区域254。于晶体管250P中，一 般硼可以用作为掺杂剂物种，然而其中，由于在材料253P中存在之额外的物种(例如碳)， 因此由于碳物种相对于硼物种之扩散干扰效应(diffusion hindering effect)，可以获得 提升之掺杂分布。也就是说，可以依照相应的植入步骤而定义晶体管250P处之PN接面(如 由254P所表示)，使得PN接面的显著长度(significant length)是位于半导体合金253P 之内。于是，一旦退火该装置200，碳物种之扩散干扰效应可以提供至少于材料253P内硼 物种之增加的“局限”。结果，除了压缩应力成分252C外，至少于区域253P之内之PN接面 254P处之提升之掺杂分布亦可以帮助减少接面电阻，其亦可导致提升之晶体管性能。再者， 于晶体管250P、250N中碳物种之存在可能导致各自的PN接面有增加的漏电流，该增加的漏 电流因此可以提供有效的机制用来于晶体管250P、250N之操作期间去除在漏极和源极区 域2M之间累积的电荷，如前面之说明。再者，亦如前面参照装置100之说明，可以施行额 外的应变诱发机制，例如通过于间隔件结构256中设置高度的应力间隔件元件和/或于晶 体管250P、250N之上定位应力诱发层(例如层116、117)，以便进一步提升于这些晶体管中 的整体应变成分。结果，本揭示发明提供半导体装置和形成该半导体装置之方法，其中可以根据高 度有效的制造流程将应变半导体材料(例如硅/锗等于一情况和硅/碳于另一情况)加入 于漏极和源极区域中，并可能结合了额外的植入物种用来进一步提升整体晶体管特性，从 而可以达成结合增加应变水准之掺杂剂分布。于其他情况，可以使用具有自然晶格常数少 于硅基材料之半导体材料于不同导电率类型的晶体管中，其中相应初始提供之应变成分之 负面影响可能通过应用应力记忆技术而被过度补偿。结果，由于在蚀刻各自的空腔和沉积 半导体合金期间提升之条件，而可以达成提升的整体工艺一致性，同时掺杂剂分布特性以 及漏电流作用可以于P沟道晶体管和N沟道晶体管二者中被提升，由此亦帮助提升整体晶 体管特性。以上所揭示之特定实施例仅作例示用，因为对于熟悉该技术领域者而言，藉助此 处之教示而能以不同但等效之方式修改及实施本发明是显而易见的。例如，以上所提出之 工艺步骤可以不同顺序执行。再者，在此所示之架构或设计细节并非意欲设限，除了以下附 加的权利要求所叙述者之外。因此，很明显的是，可改变或修改以上所揭示之特定实施例并 且所有此等变化视为位在本发明之精神和范畴内。由此，本发明所要求保护者是如附加的 权利要求所提出者。
权利要求
1.一种在第一导电类型的第一晶体管(150P)和第二导电类型的第二晶体管(150N)中 形成受应变半导体材料的方法，该方法包括下列步骤在该第一晶体管(150P)的第一栅极电极结构和该第二晶体管(150N)的第二栅极电极 结构上方形成层堆栈，该第一和第二栅极电极结构包括各自的盖层(15K)，该层堆栈包括间 隔件层(104A)和形成在该间隔件层(104A)上方的蚀刻终止层(104B)；在该第二晶体管(150N)上方和该蚀刻终止层(104B)上方形成掩模(105)；在该第一栅极电极结构从该间隔件层(104A)形成第一间隔件元件(104S)；使用该第一间隔件元件(104S)作为掩模而在该第一晶体管(150P)的漏极和源极区域 形成第一空腔(103P)；在该第一空腔(103P)中形成第一受应变半导体材料(153P)；使用从该间隔件层(104A)形成的第二间隔件元件(104R)作为掩模而于该第二晶体管 (150N)之漏极和源极区域中形成第二空腔(103N)；以及在该第二空腔(103N)中形成第二受应变半导体材料(153N)，该第一和第二受应变半 导体材料(153P、153N)具有不同的材料成分。
2.如权利要求1所述的方法，进一步包括引入一种或多种第一植入物种进入该第一空 腔(103P)的暴露表面部分。
3.如权利要求2所述的方法，其中，该一种或多种第一植入物种包括非掺杂物种，该非 掺杂物种用来修改该第一晶体管(150P)的漏极和源极区域的掺杂物种的扩散性质。
4.如权利要求2所述的方法，其中，该一种或多种第一植入物种包括用来形成该第一 晶体管(150P)的漏极和源极区域的掺杂剂物种。
5.如权利要求1所述的方法，进一步包括引入一种或多种第二植入物种进入该第二空 腔(103N)的暴露表面部分。
6.如权利要求5所述的方法，其中，该一种或多种第二植入物种包括非掺杂物种。
7.如权利要求5所述的方法，其中，该一种或多种第二植入物种包括用来形成该第二 晶体管(150N)的漏极和源极区域的掺杂剂物种。
8.如权利要求1所述的方法，进一步包括在形成该第一和第二受应变半导体材料 (153PU53N)后，形成一个或多个应力诱发间隔件元件在该第一和第二栅极电极结构的侧 壁上。
9.如权利要求1所述的方法，进一步包括在该第一晶体管(150P)之上形成第一应变诱 发层和在该第二晶体管(150N)之上形成第二应变诱发层，其中，该第一和第二应变诱发层 在该第一和第二晶体管的沟道区域中诱发不同类型的应变。
10.如权利要求1所述的方法，其中，该第一受应变半导体材料(153P)包括硅/锗合 金，且该第二受应变半导体材料(153N)包括硅/碳合金。
11.一种方法，包括下列步骤形成邻接第一晶体管(250P)的第一栅极电极结构的第一空腔(203P)和邻接第二晶体 管(250N)的第二栅极电极结构的第二空腔(203N)，该第一和第二晶体管为不同的导电类 型；在该第一和第二空腔(203P、203N)中形成半导体材料(253)，该半导体材料(253)具有第一类型应变；在该第一晶体管(250P)中，在该半导体材料(253)中选择性地产生晶格损伤以形成实 质上松弛的半导体材料；以及再结晶该实质上松弛的半导体材料在应变状态，该应变状态相应于与该第一类型应变 相反的第二类型应变。
12.如权利要求11所述的方法，其中，再结晶该实质上松弛的半导体材料包括在该第 一晶体管(250P)之上形成应变诱发材料层(218)，和在该应变诱发材料层的存在下退火该 实质上松弛的半导体材料。
13.如权利要求12所述的方法，其中，该半导体材料包括硅/碳合金。
14.如权利要求11所述的方法，其中，该第一和第二空腔在共同蚀刻工艺期间形成。
15.如权利要求11所述的方法，进一步包括在该第一晶体管(250P)的金属硅化物区域 上方形成第一应变诱发层和在该第二晶体管(250N)的金属硅化物区域上方形成第二应变 诱发层，其中，该第一和第二应变诱发层产生不同类型的应变。
全文摘要
一种硅/锗材料和硅/碳材料可以根据适当的制造制度提供在不同导电类型(150P、150N)的晶体管，而不会不当地增加整体的工艺复杂度。再者，在形成相应的应变半导体合金(153)之前可以透过空腔(103P、103N)的暴露表面区域提供适当的植入物种，由此额外地提供增强的整体晶体管性能。在其他的实施例中，硅/碳材料可以形成在P沟道晶体管(150P)和N沟道晶体管(150N)中，同时在P沟道晶体管中，可以通过应力记忆技术而过度补偿相应的拉伸应变成分。于是，碳物种的有利的效果，例如增强P沟道晶体管的整体掺杂剂分布，可以结合有效的应变成分，同时可以达成提升的整体工艺一致性。
文档编号H01L29/78GK102105977SQ200980129329
公开日2011年6月22日 申请日期2009年7月31日 优先权日2008年7月31日
发明者B·香农, J·霍尼舒尔, V·帕帕耶奥尔尤 申请人:格罗方德半导体公司