专利名称：包含具有邻近于晶体管沟道的能量势垒的晶体管的半导体装置结构及相关联方法
技术领域：
本发明的实施例大体来说涉及半导体装置结构，所述半导体装置结构经配置以减少或消除所存储电荷从晶体管沟道的泄漏或从晶体管沟道的“结泄漏”。更具体来说，本发明的实施例涉及其中能量势垒邻近于晶体管沟道安置的半导体装置，且甚到更具体来说， 本发明的实施例涉及具有包括碳化硅的能量势垒的半导体装置。
背景技术：
在nMOS (η型金属氧化物半导体)晶体管中，晶体管沟道包括η型半导体材料，其中电子构成大多数电荷载流子，且空穴是存储电荷的载流子。有时在包括P型半导体材料的块体衬底中形成此类装置的η型沟道，其中大多数电荷载流子包括空穴。一些nMOS晶体管(例如，基于浮体效应(FBE)的1T0C DRAM单元)的存储器数据保持时间至少部分地取决于空穴可保持于所述η型沟道内的时间长度，所述空穴具有“行进”到所述块体衬底的P 型半导体材料中的趋势。
在图式中图1是在至少一个晶体管下方包含能量势垒的半导体装置结构的实施例的示意性表示；图2图解说明根据本发明的具有嵌入式有源装置区域的晶体管的实施例；图3描绘根据本发明的鳍式场效应晶体管(鳍式FET)的实施例；图4及图4Α显示本发明的“假”绝缘体上硅鳍式FET的其它实施例；图5是本发明的晶体管在“0”条件下的能带图；及图6是本发明的晶体管在“1”条件下的能带图。
具体实施例方式在各种实施例中，本发明包含具有晶体管的半导体装置结构，所述晶体管包含经配置以达成最小结泄漏的沟道。具有物理性质(例如，带隙、低电荷载流子本征浓度等等) 的能量势垒抵靠晶体管沟道定位，以防止存储电荷载流子从所述晶体管沟道泄漏到其上已制作有所述半导体装置的块体衬底中。图1描绘本发明的半导体装置结构10的实施例。半导体装置结构10包含在制作衬底14上制作及/或由制作衬底14承载的一个或一个以上晶体管12。制作衬底14包含基底衬底16、基底衬底16的载流子表面17的至少一些部分上的能量势垒18及能量势垒 18的至少若干部分上的半导体膜20。包含源极及漏极区域22、M及源极与漏极区域22、24 之间的沟道沈的晶体管12的元件由半导体膜20形成，其中晶体管12的栅极观形成于半导体膜20的与能量势垒18相对的侧上。可用作基底衬底16的衬底的实施例包含(但不限于)全部或部分块体半导体衬底(例如，全部或部分硅芯片等等)，或全部或部分绝缘体上硅(SOI)型衬底(例如，陶瓷上硅(SOC)、玻璃上硅(SOG)、蓝宝石上硅(S0Q等等)。在其它实施例中，基底衬底16可包括诸如石英、陶瓷、蓝宝石等的电介质材料，而无半导体材料上覆层。能量势垒18或能量势垒18与邻近半导体膜20之间的界面19抑制来自能量势垒 18的一个侧上的晶体管12的电荷载流子(例如，空穴)(或更简单地“载流子”)的丢失。 在其中能量势垒18抵靠基底衬底16的包括块体形式或作为形成于基底衬底16的支撑结构上的层的半导体材料的载流子表面17安置的实施例中，能量势垒18可防止载流子从晶体管12传递到基底衬底16的所述半导体材料中。能量势垒18或能量势垒18与上覆半导体膜20之间的界面19的性质可归因于形成能量势垒18的材料的物理性质，包含那些性质与半导体膜20的对应性质之间的差异、能量势垒18的厚度或上述两者的组合。在一些实施例中，能量势垒18包括具有大于硅的带隙能(S卩，1. 12电子伏特)的带隙能(例如，约1. 5电子伏特或更大、约3电子伏特或更大等)的材料。此材料可具有低于基底衬底16的半导体材料中的同类型载流子的本征浓度的载流子(例如，空穴)本征浓度。能量势垒18可具有适于防止载流子从一个侧上的晶体管传递到相对侧上的基底衬底16的半导体材料的任一厚度。在其中能量势垒18包括碳化硅的一些实施例中，能量势垒18可具有约50nm(约500 A)到约150nm(约1,500 A)的厚度。当然，其中能量势垒18 具有其它厚度的实施例也在本发明的范围内。碳化硅(SiC)是可形成能量势垒18的材料的具体实施例。碳化硅具有可为单晶硅中的电子载流子本征浓度的约1/1016(或IO46)的电子载流子本征浓度。碳化硅的更具体实施例包含称作“4H-SiC”及“6H-SiC”的SiC的六方(H)多型体及称作“3C_SiC”的立方(C)多型体。下表比较4H-SiC及6H-SiC的各种性质与硅的对应性质表
权利要求
1.一种半导体装置，其包括 基底衬底；形成在所述基底衬底上的能量势垒；及形成在所述基底衬底上方的至少一个晶体管，所述至少一个晶体管包含包括位于邻近于所述能量势垒处的沟道的半导体材料，所述沟道与所述能量势垒之间的界面防止存储电荷载流子从所述沟道泄漏。
2.根据权利要求1所述的半导体装置，其中所述能量势垒包括所述基底衬底上的外延膜。
3.根据权利要求1所述的半导体装置，其中所述沟道的所述半导体材料包括P型半导体材料；且所述沟道与所述能量势垒之间的所述界面防止包括空穴的存储电荷载流子泄漏出所述沟道。
4.根据权利要求1所述的半导体装置，其中邻近于所述能量势垒的所述半导体材料包含所述沟道、源极及漏极。
5.根据权利要求1所述的半导体装置，其中所述至少一个晶体管包含 鳍片，其包含包括所述能量势垒的基底；包括邻近于所述能量势垒的所述半导体材料的顶部； 栅极电介质，其涂布所述鳍片的至少一部分；及栅极电极，其位于所述栅极电介质上。
6.根据权利要求5所述的半导体装置，其中底切区域沿所述鳍片的所述基底的至少一个侧延伸。
7.根据权利要求6所述的半导体装置，其进一步包括 位于所述底切区域内的电介质材料。
8.根据权利要求1到7中任一权利要求所述的半导体装置，其中所述能量势垒具有低于所述沟道的材料的电荷载流子本征浓度。
9.根据权利要求8所述的半导体装置，其中所述能量势垒中的电荷载流子本征浓度为所述沟道的所述材料中的电荷载流子本征浓度的约10—"5。
10.根据权利要求8所述的半导体装置，其中所述能量势垒包括碳化硅。
11.根据权利要求8所述的半导体装置，其中所述能量势垒包括碳酸硅。
12.根据权利要求11所述的半导体装置，其中所述碳酸硅包含高达约1.4%的碳原子。
13.一种用于制作根据权利要求1到12中任一权利要求所述的半导体装置的方法，其包括在基底衬底上形成能量势垒； 在所述能量势垒上形成晶体管的沟道；及制作所述晶体管的剩余部分。
14.一种用于增加电荷存储于根据权利要求1到12中任一权利要求所述的晶体管的沟道内的持续时间的方法，其包括邻近于晶体管的沟道形成能量势垒；及向所述沟道施加电荷。
15.根据权利要求14所述的方法，其进一步包括 存取由所述沟道存储的所述电荷。
全文摘要
本发明揭示一种半导体装置结构，其包含在其晶体管沟道下方具有能量势垒的晶体管。所述能量势垒防止所存储的电荷从所述晶体管沟道泄漏到块体衬底中。还揭示用于制作包含能量势垒的半导体装置的方法。
文档编号H01L29/78GK102239548SQ200980148547
公开日2011年11月9日 申请日期2009年11月19日 优先权日2008年12月5日
发明者钱德拉·V·穆利 申请人:美光科技公司