具有包含多个金属氧化物层的绝缘体堆叠体的金属-绝缘体-金属(mim)电容器的制造方法

具有包含多个金属氧化物层的绝缘体堆叠体的金属-绝缘体-金属(mim)电容器的制造方法
【专利摘要】本发明描述了一种具有包含多个金属氧化物层的绝缘体堆叠体的金属-绝缘体-金属(MIM)电容器。例如，用于半导体器件的MIM电容器包括设置于电介质层中的沟槽，所述电介质层设置于衬底上方。沿着沟槽的底部和侧壁设置第一金属板。绝缘体堆叠体设置于第一金属板上方并与第一金属板共形。绝缘体堆叠体包括具有第一介电常数的第一金属氧化物层、和具有第二介电常数的第二金属氧化物层。第一介电常数大于第二介电常数。MIM电容器还包括设置于绝缘体堆叠体上方并与绝缘体堆叠体共形的第二金属板。
【专利说明】具有包含多个金属氧化物层的绝缘体堆叠体的金属-绝缘 体-金属（MIM)电容器

【技术领域】
[0001] 本发明的实施例属于动态随机存取存储器的领域，并且具体而言，属于具有包含 多个金属氧化物层的绝缘体堆叠体的金属-绝缘体-金属（MIM)电容器的领域。

【背景技术】
[0002] 在过去几十年中，集成电路中的特征的缩放已经成为不断发展的半导体工业背后 的驱动力。缩放到越来越小的特征使得能够增大半导体芯片的有限基板面上的功能单元的 密度。例如，缩小晶体管尺寸允许芯片上包含的存储器设备的数量增加，从而制造出具有更 大的容量的产品。然而，对于越来越大容量的追求并不是没有问题。对每个器件的性能进 行最优化的必要性变得越发显著。
[0003] 在诸如DRAM(动态随机存取存储器）之类的半导体器件中，每个单元由一个晶体 管和一个电容器构成。在DRAM中，单元要求定期进行读和刷新。归功于较低的每单元比特 的价格、高集成度、以及同时执行读和写操作的能力的优势，DRAM已经在商业应用中得到了 广泛的使用。同时，由于外部因素造成的电容器中所存储的电荷的丢失可能在DRAM器件中 产生被称为"软错误（soft error)"的现象，因此导致DRAM的故障。为了防止软错误的发 生，已经提出了提高电容器的电容的方法。然而，由于半导体器件的不断提高的高水平的集 成度，在制定实际制造工艺方面存在挑战。
[0004] 此外，金属线通常集成在与电容器层分开的层中。在示例中，铜金属层形成在一组 电容器上方，并且与电容器不在同一层中。图1表示这种示例，其中穿过电容器电介质层而 形成金属线的过孔，以将上部金属线层连接到下部器件层。具体地，图1是形成于电介质层 中的电容器的截面视图，所述电介质层与根据现有技术的用于容纳金属布线的电介质层不 同。
[0005] 参考图1，第一层间绝缘层103形成于具有单元阵列区102的半导体衬底101上。 对第一层间绝缘层103进行构图以形成暴露单元阵列区102上的半导体衬底101的接触 孔，并且所述接触孔填充有导电材料以形成下部的电极接触插头105A。蚀刻停止层107和 第二层间绝缘层109依次形成于所产生的结构上。
[0006] 在单元阵列区102中依次对第二层间绝缘层109和蚀刻停止层107进行蚀刻，以 形成下部的电极接触插头105A和存储节点孔111，该存储节点孔111暴露了围绕下部电极 接触插头的第一层间绝缘层103。在用于下部电极的材料层共形堆叠在所产生的结构上之 后，实施平面化工艺以形成覆盖存储节点孔111的底部和内侧壁的下部电极113。依次将电 介质层115和上部电极层117堆叠在半导体衬底101上，并进行构图。穿过电容器电介质 层（例如，电介质层109、以及甚至层间电介质层120)而形成金属线122的过孔124,以将 上部金属线122层连接到具有单元阵列区102的半导体衬底101。


【发明内容】

[0007] 本发明的实施例包括具有包含多个金属氧化物层的绝缘体堆叠体的金属-绝缘 体-金属（MIM)电容器。
[0008] 在实施例中，用于半导体器件的MIM电容器包括设置于电介质层中的沟槽，所述 电介质层设置于衬底上方。沿着沟槽的底部和侧壁设置第一金属板。绝缘体堆叠体设置于 第一金属板上方，并且与第一金属板共形。绝缘体堆叠体包括具有第一介电常数的第一金 属氧化物层和具有第二介电常数的第二金属氧化物层。第一介电常数大于第二介电常数。 Μ頂电容器还包括设置于绝缘体堆叠体上方并与绝缘体堆叠体共形的第二金属板。
[0009] 在另一个实施例中，半导体结构包括设置于衬底中或上方的多个半导体器件。一 个或多个电介质层设置于多个半导体器件上方。金属布线设置于电介质层中的每个层中， 并且电耦合到一个或多个半导体器件。半导体结构还包括设置于沟槽中的金属-绝缘 体-金属（ΜΙΜ)电容器，该沟槽设置于电介质层中的至少一层中，所述金属-绝缘体-金属 (ΜΙΜ)电容器与电介质层中的至少一层的金属布线相邻。ΜΙΜ电容器与一个或多个半导体 器件电耦合，并且包括沿着沟槽的底部和侧壁设置的第一金属板。绝缘体堆叠体设置于第 一金属板的上方，并与第一金属板共形。绝缘体堆叠体包括具有第一介电常数的第一金属 氧化物层、具有第二介电常数的第二金属氧化物层、和具有第三介电常数的第三金属氧化 物层。第一和第三介电常数大于第二介电常数。ΜΜ电容器还包括设置于绝缘体堆叠体上 方并与绝缘体堆叠体共形的第二金属板。
[0010] 在另一个实施例中，制造嵌入式金属-绝缘体-金属（ΜΙΜ)电容器的方法包括在 设置于衬底上方的电介质层中形成沟槽。沿着沟槽的底部和侧壁形成第一金属板。在第一 金属板上方形成第一金属氧化物层，所述第一金属氧化物层与第一金属板共形。在第一金 属氧化物层上方形成不同的第二金属氧化物层，所述第二金属氧化物层与第一金属氧化物 层共形。在第二金属氧化物层上方形成第三金属氧化物层，所述第三金属氧化物层与第二 金属氧化物层共形。在第三金属氧化物层上方形成第二金属板，所述第二金属板与第三金 属氧化物层共形。

【专利附图】

【附图说明】
[0011] 图1是根据现有技术的形成于电介质层中的电容器的截面视图，所述电介质层与 用于容纳金属布线的电介质层不同。
[0012] 图2Α示出根据本发明的实施例的形成于容纳金属布线的单个电介质层中的电容 器的截面视图，所述电容器具有包含多个金属氧化物层的绝缘体堆叠体。
[0013] 图2Β示出根据本发明的实施例的两个电介质层中的电容器的截面视图，每个电 介质层容纳金属布线，并且所述电容器具有包含多个金属氧化物层的绝缘体堆叠体。
[0014] 图2C示出根据本发明的实施例的具有包含多个金属氧化物层的绝缘体堆叠体的 电容器的截面视图。
[0015] 图3示出根据本发明的实施例的形成于容纳四级金属布线的单个电介质层中的 电容器的截面视图。
[0016] 图4示出根据本发明的实施例的形成于容纳三级和四级金属布线的两个电介质 层中的电容器的截面视图。
[0017] 图5是表示根据本发明的实施例的形成ΜΙΜ电容器的方法中的操作的流程图，所 述MIM电容器具有包含多个金属氧化物层的绝缘体堆叠体。
[0018] 图6示出根据本发明的一种实施方式的计算设备。

【具体实施方式】
[0019] 描述了一种具有包含多个金属氧化物层的绝缘体堆叠体的金属-绝缘体-金属 (MIM)电容器。在下文的说明书中，阐述了大量的具体细节，例如具体金属布线层计数和材 料方案（regime)，以提供对本发明的实施例的深入理解。对本领域技术人员来说将显而易 见的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其它实例中，为了不非 必要地使本发明的实施例难以理解，没有详细描述诸如集成电路设计布局之类的公知的特 征。此外，应该理解的是，附图中所示的各种实施例是说明性的表示，并且未必是按比例绘 制的。
[0020] 在实施例中，MM电容器的绝缘体堆叠体中包括氧化钛层（TiOx，其中X大约在1-2 的范围内）。TiO x层可以是若干金属氧化物层中的一层，并且可以包含在用于改进DRAM容 量的绝缘体堆叠体中。在一个实施例中，通过原子层沉积（ALD)来形成^(^层。除了其它 金属氧化物层，在MIM电容器的绝缘体堆叠体中使用TiO x层可以在保持极低的泄漏的同时 提高DRAM电容器的电容，这对于改进的存储器保持时间（或减小的功率）来说可能是需要 的。
[0021] 在实施例中，在绝缘体堆叠体的主要或中央高K电介质膜之前和/或之后并入ALD ^(^层。在适合于eDRAM应用的电容器中，在主要或中央高K电介质膜之前和/或之后加 入这种TiOx层可以在保持极低的泄漏的同时提供电容的大幅提升。好处可能是由于：TiO x 层的介电常数大于主要或中央高K电介质膜的介电常数，所述主要或中央高K电介质膜例 如是通常用于电容器的真正的高K电介质的Zr0 2或Hf02层。替代地，TiOx层可以改变其上 生长的主要或中央高K层的介电常数。利用TiO x层的较高的k还带来较小的带隙，该较小 的带隙可能另外导致增大的电容器泄漏。然而，在实施例中，通过仍然包含适当厚度的宽带 隙材料作为主要或中央高K层（例如，Zr0 2*Hf02)，可以在仍然受益于由TiOx层所提供的 改进的电容的同时，避免增大的泄漏的副作用。在实施例中，通过在Zr0 2或Hf02层之前和 之后插入TiOx层来实现MIM电容器的电容的急剧增加（例如，加倍）。
[0022] 因此，在本发明的一个或多个实施例中，嵌入式MIM电容器具有包含多个高k电介 质层的绝缘体堆叠体。例如，图2A示出根据本发明的实施例的形成于容纳金属布线的单 个电介质层中的电容器的截面视图，所述电容器具有包含多个金属氧化物层的绝缘体堆叠 体。在另一个示例中，图2B示出根据本发明的实施例的形成在两个电介质层中的电容器的 截面视图，每个电介质层容纳金属布线，并且所述电容器具有包含多个金属氧化物层的绝 缘体堆叠体。
[0023] 参考图2A和图2B，半导体结构200A或200B分别包括设置于衬底202中或上方 的多个半导体器件。一个或多个电介质层204设置于衬底202中或上方的多个半导体器件 上方。诸如铜金属布线之类的金属布线206设置于电介质层204中的每个层中。金属布线 206电耦合到衬底202中或上方的一个或多个半导体器件。金属-绝缘体-金属（MM)电 容器208A或208B分别设置在电介质层204中的至少一层中。MM电容器208A或208B与 电介质层204中的至少一层的金属布线206相邻，并且电耦合到衬底202中或上方的一个 或多个半导体器件。
[0024] MM电容器包括沿着沟槽216A或216B的底部和侧壁设置的杯形金属板218。绝 缘体堆叠体220设置于杯形金属板218上，并与杯形金属板218共形。沟槽填充金属板222 设置于绝缘体堆叠体220上。绝缘体堆叠体220将沟槽填充金属板222与杯形金属板218 隔离。
[0025] 在实施例中，绝缘体堆叠体220包括一个或多个高K电介质层（介电常数大于二 氧化硅的介电常数4的层），例如金属氧化物层。例如，在一个实施例中，绝缘体堆叠体220 包括两个或更多不同的金属氧化物层，例如图2A和图2B中所描述的三个金属氧化物层 220-1、220-2、220-3。
[0026] 在实施例中，再次参考图2A和图2B，第一金属氧化物层220-1具有第一带隙，第 二金属氧化物层220-2具有第二带隙，并且第一带隙比第二带隙窄。在一个这种实施例中， 绝缘体堆叠体220还包括具有第三介电常数和第三带隙的第三金属氧化物层220-3,第三 介电常数大于第二介电常数，并且第三带隙比第二带隙窄。在具体的这种实施例中，第一金 属氧化物层220-1设置于杯形金属板218上方，第二金属氧化物层220-2设置于第一金属 氧化物层220-1上方，并且第三金属氧化物层220-3设置于第二金属氧化物层220-2上方。 在特定的这种实施例中，第一金属氧化物层220-1和第三金属氧化物层220-3由相同的材 料构成，二者具有相同的带隙，并且具有相同的介电常数。
[0027] 在实施例中，第一金属氧化物层220-1 (以及，如果适用，第三金属氧化物层 220-3)由氧化钛（TiOx，其中X大约在1-2的范围内）构成。然而其它适合的金属氧化物 可以包括诸如氧化钽（Ta 205)之类的种类。在实施例中，第二金属氧化物层220-2由氧化铪 (Η--2)、氧化锆（Zr0 2)、或它们的组合构成。在实施例中，第一金属氧化物层220-1具有大 约在0. 5-20纳米的范围内的厚度。在实施例中，第二金属氧化物层220-2的厚度大约为第 一金属氧化物层220-1的厚度的三倍。
[0028] 在实施例中，沟槽填充金属板222主要由铜构成。在实施例中，杯形金属板218由 接近沟槽216A或216B的底部并远离绝缘体堆叠体220的铜层构成，并且还由接近绝缘体 堆叠体220并远离沟槽216A或216B的底部的金属氮化物层构成。在一个实施例中，金属 氮化物层是氮化钽层或氮化钛层。在实施例中，形成杯形金属板218的一个或多个铜层或 金属氮化物层、或沟槽填充金属板222的铜的技术例如但不限于：电化学沉积工艺、无电沉 积工艺、化学气相沉积工艺、原子层沉积（ALD)工艺、或回流工艺。应该理解的是，银、铝、或 铜、银或铝的合金可以用于替换以上所描述的铜。同样，杯形金属板218可以是由铜、银、 铝、或它们的合金形成的单层特征。在替代的实施例中，沟槽填充金属板222包括多层结 构。在实施例中，杯形金属板218通过基底金属层而与下面的半导体器件电耦合，所述基底 金属层可以是接触部或附加的金属布线层。
[0029] 应该理解的是，金属布线206指的是例如用作互连线的金属线。金属布线206要 与例如过孔207的过孔区分开，过孔207也可以容纳在电介质层204中，并且用于耦合不同 电介质层204中的金属布线206,或用于利用一些其它的电接触部（例如，接触部210)来耦 合金属布线。接触部210可以表示过孔207与半导体器件之间形成的实际接触结构、另一 个过孔或另一个金属布线。MM电容器208A或208B可以通过利用一些电接触部（例如， 接触部212)来电耦合到衬底202中或上方的一个或多个半导体器件。接触部212可以表 示MM电容器208A或208B的底部与半导体器件之间形成的实际接触结构、另一个过孔或 另一个金属布线。在实施例中，金属布线206的至少一部分电耦合到逻辑电路中包含的一 个或多个半导体器件，并且MM电容器208A或208B是嵌入式动态随机存取存储器（eDRAM) 电容器。MM电容器的顶部电极可以通过过孔来与MM电容器上方的互连或金属布线层连 接。在一个实施例中，这种连接提供了 eDRAM的公共或地连接。
[0030] 参考图2A，在一个实施例中，MM电容器208A设置于电介质层204中的仅一层中。 参考图2B，MM电容器208B设置于电介质层204中的仅两层中。在该实施例中，MM电容 器208B与两个电介质层204中的每个层的金属布线206相邻，并且也与过孔207相邻，过 孔207将两个电介质层204中的每层的金属布线206耦合。在其它实施例中，MIM电容器 设置于电介质层中的多于两层中，并且与多于两个电介质层中的所有层的金属布线相邻。
[0031] 再次参考图2A和图2B，半导体结构200A和200B分别还包括一个或多个蚀刻停止 层214,例如氮化硅、氧化硅、或氮氧化硅蚀刻停止层。例如，蚀刻停止层可以设置于电介质 层204中的每个层之间，以及最接近衬底202的电介质层正下方，如图2A和图2B中所示出 的那样。在实施例中，MM电容器208A或208B分别设置于沟槽216A或216B中，沟槽216A 或216B设置于电介质层204中的至少一层中。
[0032] 在实施例中，沟槽的侧壁包括垂直或近似垂直的轮廓，例如，图2B中所示出的沟 槽216B的垂直或近似垂直的轮廓。在另一个实施例中，沟槽的侧壁从电介质层204中的至 少一层的底部到电介质层204中的至少一层的顶部向外逐渐锥化（taper)，例如，图2A中所 示出的沟槽216A的锥形轮廓。与所示的两个实施例相反，其它实施例包括用于形成在单个 电介质层204中的沟槽的垂直轮廓、或用于形成在两个或更多电介质层204中的沟槽的锥 形轮廓。
[0033] 在实施例中，电介质层204中的至少一层是低K电介质层（介电常数小于二氧化 硅的介电常数4的层）。在一个实施例中，形成电介质层204中的至少一层的工艺例如但 不限于：旋涂工艺、化学气相沉积工艺、或基于聚合物的化学气相沉积工艺。在特定实施例 中，电介质层204中的至少一层由采用硅烷或有机硅烷作为前驱物气体的化学气相沉积工 艺形成。在实施例中，电介质层204中的至少一层由如下材料构成：在依次形成于电介质层 204中的至少一层中或上的一系列金属互连之间，对泄漏电流没有显著贡献的材料。在一个 实施例中，电介质层204中的至少一层由在2. 5到小于4的范围内的材料构成。在特定实 施例中，构成电介质层204中的至少一层的材料例如但不限于：具有0-10%的孔隙率的硅 酸盐或碳掺杂的氧化物。然而，在另一个实施例中，电介质层204中的至少一层由二氧化硅 构成。
[0034] 在实施例中，衬底202由适合于半导体器件制造的材料构成。在一个实施例中， 衬底202是由可以包括但不限于如下材料的材料的单晶构成的块体衬底：硅、锗、硅-锗或 III - V化合物半导体材料。在另一个实施例中，衬底202包括具有顶部外延层的块体层。 在具体实施例中，块体层由可以包括但不限于如下材料的材料的单晶构成：硅、锗、硅-锗、 III-V化合物半导体材料或石英，而顶部外延层由单晶层构成，所述单晶层可以包括但不 限于：硅、锗、硅-锗或III- V化合物半导体材料。在另一个实施例中，衬底202包括中间 绝缘层上的顶部外延层，所述中间绝缘层在下部块体层的上方。顶部外延层由单晶层构成， 所述单晶层可以包括但不限于：硅（例如，以便形成绝缘体上硅（SOI)半导体衬底）、锗、 硅-锗或III - V化合物半导体材料。构成绝缘层的材料可以包括但不限于：二氧化硅、氮化 硅或氮氧化硅。下部块体层由单晶构成，所述单晶可以包括但不限于：硅、锗、硅-锗、III-V 化合物半导体材料或石英。衬底202还可以包括掺杂剂杂质原子。
[0035] 根据本发明的实施例，衬底202上或中具有制造在硅衬底中并包封在电介质层中 的互补金属氧化物半导体（CMOS)晶体管的阵列。多个金属互连可以形成于晶体管上方，以 及围绕的电介质层上，并且多个金属互连用于将晶体管电连接以形成集成电路。在一个实 施例中，集成电路用于DRAM。
[0036] 用于MM电容器的金属板和绝缘体堆叠体的材料层的可能组合可以产生复杂堆 叠体。在具体示例中，图2C示出根据本发明的实施例的具有包含多个金属氧化物层的绝缘 体堆叠体的电容器的截面视图。
[0037] 参考图2C，MIM电容器200C设置于电介质层204的沟槽216C中。MIM电容器包 括第一金属板218C，第一金属板218C由设置于第一外部杯形导电层218C-1上的第一内部 杯形导电层218C-2构成。绝缘体堆叠体220的第一金属氧化物层220-1设置于第一内部 杯形导电层218C-2上。第二金属板222C由设置于第二内部杯形导电层222C-1上的第二 外部杯形导电层222C-2构成。第二内部杯形导电层222C-1设置于绝缘体堆叠体220的第 三金属氧化物层220-3上。第二金属氧化物层220-2设置于绝缘体堆叠体220的第一金属 氧化物层22-10与第三金属氧化物层220-3之间。
[0038] 在一个这种实施例中，第一外部杯形导电层218C-1由钽（Ta)构成，第一内部杯形 导电层218C-2由氮化钛（TiN)构成，第一金属氧化物层220-1和第三金属氧化物层220-3 中的每一者分别由氧化钛（TiO x，其中X大约在1-2的范围内）构成，第二金属氧化物层 220-2由氧化铪（Hf02)、氧化锆（Zr0 2)、或它们的组合构成，第二内部杯形导电层222C-1由 碳化钽铝（TaAlC)构成，以及第二外部杯形导电层222C-2由钽（Ta)构成。在特定实施例 中，嵌入式MM电容器200C还包括导电的沟槽填充层260,例如铜或铝填充层。
[0039] 用于将电容器结构与金属布线层合并的常规方法仅在电容器层之后和之上引入 金属布线，例如铜线。在这种布置中，金属布线层并不与用于容纳电容器结构的电介质层共 享电介质层。此外，在常规结构中，增加下部电极的高度的方法如同增加下部电极的表面积 的方法一样是可用的，以提高电容。在一个这种方法中，增加了设置了下部电极的电介质层 的厚度。然而，如果增加了厚度，则同样增加了工艺负担，因为当形成金属接触孔时需要大 量的蚀刻。此外，由于金属布线不容纳在电介质层中，因而这种方法在金属布线层与相应的 器件层之间产生了甚至更大的距离。
[0040] 根据本发明的实施例，例如用于嵌入式动态随机存取存储器（DRAM)产品的电容 器结构与金属布线层结合，以共享一个或多个容纳金属布线层的电介质层。例如，在一个实 施例中，电容器结构的高度基本上是两个金属布线电介质层的高度，并且电容器结构形成 于邻近两个金属布线层处。在另一个实施例中，电容器结构的高度基本上是仅一个金属布 线电介质层的高度，并且电容器结构形成于邻近所述一个金属布线层处。然而，电容器高度 可能需要是两个或更多个电介质层的高度，以提供足够的电容。电容器结构可以在设计金 属布线层的版式之后形成于（多个）金属布线电介质层中。这种方法允许将DRAM电容器 嵌入到逻辑（CPU)过程中。相反，常规方法以DRAM工艺开始，并且随后增加逻辑能力以制 造嵌入式DRAM。
[0041] 在本发明的一个或多个实施例中，诸如以上所述的电容器之类的嵌入式金属-绝 缘体-金属（MIM)电容器包括在第四金属布线的电介质层中。例如，图3示出根据本发明 的实施例的形成于容纳第四级金属布线的单个电介质层中的电容器的截面视图。
[0042] 参考图3,半导体结构300包括设置于衬底302中或上方的多个半导体器件304。 第一电介质层306设置于多个半导体器件304上方，并且具有设置于其中的接触部308,接 触部308电耦合到多个半导体器件304。
[0043] 第二电介质层310设置于第一电介质层306上方，并且具有设置于其中的第一金 属布线314和一个或多个过孔312, 一个或多个过孔312将第一金属布线314耦合到接触部 308。第三电介质层316设置于第二电介质层310上方，并且具有设置于其中的第二金属布 线320和一个或多个过孔318, 一个或多个过孔318将第二金属布线320稱合到第一金属布 线314。第四电介质层322设置于第三电介质层316上方，并且具有设置于其中的第三金属 布线326和一个或多个过孔324, 一个或多个过孔324将第三金属布线326稱合到第二金属 布线320。第五电介质层328设置于第四电介质层322上方，并且具有设置于其中的第四金 属布线332和一个或多个过孔330, 一个或多个过孔330将第四金属布线332耦合到第三金 属布线326。
[0044] 第五电介质层328还具有设置于其中的金属-绝缘体-金属（MM)电容器334的 至少一部分。MM电容器334与第四金属布线332相邻。MM电容器例如通过金属布线与 过孔的堆叠体342并且贯穿到接触部308而电耦合到一个或多个半导体器件304。第六电 介质层336设置于第五电介质层328上方，并且具有设置于其中的第五金属布线340和一 个或多个过孔338, 一个或多个过孔338将第五金属布线340耦合到第四金属布线332。在 实施例中，MIM电容器334设置于第五电介质层328中，而不是分别在第四或第六电介质层 322或336中，如图3中所示出的那样。同样如图3中所描述的那样，金属布线344可以设 置于MM电容器334上方，但是无需与MM电容器334耦合。
[0045] 在另一个示例中，图4示出根据本发明的实施例的形成于容纳第三级和第四级金 属布线的两个电介质层中的电容器的截面视图。
[0046] 参考图4,半导体结构400包括设置于衬底402中或上方的多个半导体器件404。 第一电介质层406设置于多个半导体器件404上方，并且具有设置于其中的接触部408,接 触部408电耦合到多个半导体器件404。
[0047] 第二电介质层410设置于第一电介质层406上方，并且具有设置于其中的第一金 属布线414和一个或多个过孔412, 一个或多个过孔412将第一金属布线414耦合到接触部 408。第三电介质层416设置于第二电介质层410上方，并且具有设置于其中的第二金属布 线420和一个或多个过孔418, 一个或多个过孔418将第二金属布线420耦合到第一金属布 线414。第四电介质层422设置于第三电介质层416上方，并且具有设置于其中的第三金属 布线426和一个或多个过孔424, 一个或多个过孔424将第三金属布线426耦合到第二金属 布线420。第五电介质层428设置于第四电介质层422上方，并且具有设置于其中的第四金 属布线432和一个或多个过孔430, 一个或多个过孔430将第四金属布线432耦合到第三金 属布线426。
[0048] 第五电介质层428还具有设置于其中的金属-绝缘体-金属（MM)电容器434的 至少一部分。MM电容器434与第四金属布线432相邻。MM电容器例如通过金属布线与 过孔的堆叠体442并且贯穿到接触部408而电耦合到一个或多个半导体器件404。第六电 介质层436设置于第五电介质层428上方，并且具有设置于其中的第五金属布线440和一 个或多个过孔438, 一个或多个过孔438将第五金属布线440耦合到第四金属布线432。在 实施例中，电容器434的另一部分设置于第四电介质层422中，与第三金属布线426相 邻，但是MM电容器434的任何部分都没有分别设置于第三或第六电介质层416或436中， 如图4中所示出的那样。同样如图4中所示出的那样，金属布线444可以设置于MIM电容 器434上方，但是无需与MM电容器434耦合。
[0049] 参考图3和图4两者，在实施例中，第四金属布线332或432的至少一部分电耦合 到包括在逻辑电路中的一个或多个半导体器件308或408,并且MM电容器334或434是嵌 入式动态随机存取存储器（eDRAM)电容器。在实施例中，半导体结构300或400还分别包 括多个蚀刻停止层350或450。如图所示，蚀刻停止层可以设置于第一（306或406)、第二 (310 或 410)、第三（316 或 416)、第四（322 或 422)、第五（328 或 428)和第六（336 或 436) 电介质层中的各层之间。
[0050] 在实施例中，MM电容器334或434分别设置于沟槽360或460中，沟槽360或 460至少分别设置于第五电介质层328或428中。在一个这种实施例中，MIM电容器334或 434包括沿着沟槽360或460的底部和侧壁设置的杯形金属板997。绝缘体堆叠体998设 置于杯形金属板997上，并与杯形金属板997共形。在一个实施例中，如图3中所不出的那 样，绝缘体堆叠体998由例如998-1、998-2、和998-3的多个金属氧化物层构成，例如结合图 2A-2C所描述的金属氧化物层的群组。沟槽填充金属板999设置于绝缘体堆叠体998上。 绝缘体堆叠体998将沟槽填充金属板999与杯形金属板997隔离。在特定实施例中，沟槽 的侧壁具有垂直或近似垂直的轮廓，如针对图4的沟槽460所示出的那样。在另一个具体 实施例中，沟槽的侧壁从第五电介质层328或428的底部到顶部向外逐渐锥化，如针对图3 的沟槽360所示出的那样。
[0051] 图3和图4的半导体结构300和400的特征的材料或结构细节可以分别是例如以 上针对半导体结构200A、200B和200C所描述的那样。
[0052] 应该理解的是，在其它实施例中，可以在MM电容器334或434下方或上方形成电 介质层的附加的单个或多个层和/或金属线。同样，在其它实施例中，可以从MIM电容器 334或434下方或上方去除电介质层的单个或多个层和/或金属线。在其它实施例中，MIM 电容器334或434形成于电介质层的附加的一个或多个层中。在一个示例性实施例中，参 考图4 (尽管未示出），MIM电容器434的另一部分设置于第四电介质层422和第六电介质 层436中，MM电容器434与第三金属布线426和第五金属布线440相邻，然而，在一个这 种实施例中，MM电容器的任何部分都没有设置于第三电介质层416中。
[0053] 原子层沉积（ALD)可以用于形成氧化钛的一个或多个层，用于在MIM电容器的绝 缘体堆叠体中使用。可以以各种衬底温度来沉积氧化钛的（多个）层，例如，所述衬底温度 通常在250到350摄氏度之间。钛（Ti)化学前驱物的混合物（assortment)可以用于氧化 钛层的ALD。前驱物可以保持在小于100摄氏度的温度下，并且可以使前驱物与去离子（DI) 水或氧气/氧等离子体发生反应。还可以使用氮或氩载气，并且可以根据化学前驱物沉积 条件而采用各种脉冲/清洗方案和次数。下文举例说明了具有多个金属氧化物层的MIM电 容器的制造，其中一个或多个金属氧化物层可以是氧化钛层。
[0054] 因此，在本发明的一个或多个实施例中，提供了制造用于半导体器件的嵌入式MIM 电容器的方法。例如，图5是表示根据本发明的实施例的形成MIM电容器的方法中的操作 的流程图500,所述MM电容器具有包含多个金属氧化物层的绝缘体堆叠体。
[0055] 参考流程图500的操作502,在设置于衬底上方的电介质层中形成沟槽。在一个实 施例中，沟槽具有带有垂直或近似垂直的轮廓的侧壁。在另一个实施例中，沟槽具有从电介 质层的底部到电介质层的顶部向外逐渐锥化的侧壁。
[0056] 参考流程图500的操作504,沿着沟槽的底部和侧壁形成电容器的第一金属板。
[0057] 参考流程图500的操作506,电容器的绝缘体堆叠体的第一金属氧化物层形成于 第一金属板上方，并与第一金属板共形。在实施例中，形成第一金属氧化物层包括通过原子 层沉积（ALD)来形成氧化钛层（TiO x，其中X大约在1-2的范围内）。在一个这种实施例中， ALD工艺包括以大约在250到350摄氏度的范围内的衬底温度来进行沉积。在另一个这种 实施例中，ALD工艺包括：使保持在小于大约100摄氏度的温度下的含钛前驱物与水（H 20) 或基于氧的气体或等离子体发生反应。在具体的这种实施例中，利用氮（N2)或氩（Ar)载 气来传送含钛前驱物。在一个实施例中，通过使氯化钛（TiCl 4)与4〇发生反应来形成氧化 钛层。在一个实施例中，所形成的氧化钛层的厚度大约在0. 5-20纳米的范围内。
[0058] 参考流程图500的操作508,电容器的绝缘体堆叠体的不同的第二金属氧化物层 形成于第一金属氧化物层上方，并与第一金属氧化物层共形。在实施例中，构成第二金属氧 化物层的材料例如但不限于：氧化铪（Hf0 2)、氧化锆（Zr02)、或它们的组合。在实施例中，第 二金属氧化物层具有比第一金属氧化物层的介电常数小的介电常数，并且具有比第一金属 氧化物层的带隙大的带隙。
[0059] 参考流程图500的操作510,电容器的绝缘体堆叠体的第三金属氧化物层形成于 第二金属氧化物层上方，并与第二金属氧化物层共形。在实施例中，形成第三金属氧化物层 包括通过原子层沉积（ALD)来形成氧化钛层（TiO x，其中X大约在1-2的范围内）。在一个 这种实施例中，ALD工艺包括以大约在250到350摄氏度的范围内的衬底温度来进行沉积。 在另一个这种实施例中，ALD工艺包括：使保持在小于大约100摄氏度的温度下的含钛前驱 物与水（H 20)或基于氧的气体或等离子体发生反应。在具体的这种实施例中，利用氮（N2)或 氩（Ar)载气来传送含钛前驱物。在一个实施例中，通过使氯化钛（TiCl 4)与4〇发生反应 来形成氧化钛层。在一个实施例中，形成的氧化钛层的厚度大约在〇. 5-20纳米的范围内。 在实施例中，第三金属氧化物层大体上与第一金属氧化物层相同。
[0060] 参考流程图500的操作512,电容器的第二金属板形成于第三金属氧化物层上方， 并与第三金属氧化物层共形。
[0061] 在实施例中，形成MIM电容器包括将MIM电容器电耦合到一个或多个半导体器件。 在一个实施例中，形成MIM电容器包括形成嵌入式动态随机存取存储器（eDRAM)电容器。
[0062] 在实施例中，所述方法包括形成集成在同一电介质层中的电容器和金属布线。 制造的半导体结构的特征的其它材料或结构细节可以是例如以上针对半导体结构200A、 200B、200C、300和400所描述的那样。
[0063] 本文中所描述的嵌入式DRAM可以包括在第一芯片上并且与第二芯片上的微处理 器封装在一起。或者，本文中所描述的嵌入式DRAM可以包括在与微处理器相同的芯片上， 以提供单片制造工艺。在实施例中，eDRAM芯片与微处理器一起封装，以改进性能或减小功 率损耗或二者。
[0064] 图6示出根据本发明的一种实施方式的计算设备600。计算设备600容纳主板 602。主板602可以包括多个部件，包括但不限于处理器604和至少一个通信芯片606。处 理器604与主板602物理和电稱合。在一些实施方式中，至少一个通信芯片606也与主板 602物理和电稱合。在其它实施方式中，通信芯片606是处理器604的一部分。
[0065] 取决于其应用，计算设备600可以包括其它部件，所述其它部件可以或可以不与 主板602物理和电耦合。这些其它部件包括但不限于易失性存储器（例如，DRAM)、非易失 性存储器（例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片集、 天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大 器、全球定位系统（GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量存储设 备（例如硬盘驱动器、光盘（CD)、数字多功能盘（DVD)，等等）。
[0066] 通信芯片606能够进行用于到和来自计算设备600的数据传输的无线通信。术 语"无线"及其衍生词可以用于描述电路、设备、系统、方法、技术、通信信道等等，其可以通 过使用调制的电磁辐射而经由非固态介质传送数据。术语并不暗示相关联的设备不包含 任何线路，尽管在一些实施例中相关联的设备可能不包含任何线路。通信芯片606可以实 施多种无线标准或协议中的任何一种，所述多种无线标准或协议包括但不限于Wi-Fi (IEEE 802. 11 族）、WiMAX(IEEE 802. 16族）、IEEE 802. 20、长期演进（LTE)、Ev-DO、HSPA+、HSDPA+、 HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及它们的衍生物，以及被指定为 3G、4G、5G 和更高代的任何其它无线协议。计算设备600可以包括多个通信芯片606。例如，第一通信 芯片606可以专用于诸如Wi-Fi和蓝牙之类的较短范围的无线通信，并且第二通信芯片606 可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等的较长范围的无线通信。
[0067] 计算设备600的处理器604包括封装在处理器604内的集成电路管芯。在本发明 的一些实施方式中，处理器的集成电路管芯包括一个或多个器件，例如根据本发明的实施 方式制造的纳米线晶体管。术语"处理器"可以指代任何设备或设备的一部分，其处理来自 寄存器和/或存储器的电子数据以将这些电子数据转换成其它可以存储在寄存器和/或存 储器中的电子数据。
[0068] 通信芯片606还包括封装在通信芯片606内的集成电路管芯。根据本发明的另一 种实施方式，通信芯片的集成电路管芯包括一个或多个器件，例如根据本发明的实施方式 制造的纳米线晶体管。
[0069] 在其它实施方式中，容纳在计算设备600内的另一个部件可以包含集成电路管 芯，所述电路管芯包括一个或多个器件，例如根据本发明的实施方式制造的纳米线晶体管。
[0070] 在各种实施方式中，计算设备600可以是膝上型电脑、上网本、笔记本电脑、超极 本、智能电话、平板电脑、个人数字助理（PDA)、超级移动PC、移动电话、台式计算机、服务 器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、或数 字录像机。在其它实施方式中，计算设备600可以是处理数据的任何其它电子设备。
[0071] 因此，已经公开了具有包含多个金属氧化物层的绝缘体堆叠体的MM电容器。在 实施例中，用于半导体器件的MIM电容器包括设置于电介质层中的沟槽，该电介质层设置 于衬底上方。第一金属板沿着沟槽的底部和侧壁设置。绝缘体堆叠体设置于第一金属板上 方，并与第一金属板共形。绝缘体堆叠体包括具有第一介电常数的第一金属氧化物层、和具 有第二介电常数的第二金属氧化物层。第一介电常数大于第二介电常数。MM电容器还包 括设置于绝缘体堆叠体上方并与绝缘体堆叠体共形的第二金属板。
【权利要求】
1. 一种用于半导体器件的嵌入式金属-绝缘体-金属（MIM)电容器，所述电容器包括： 沟槽，所述沟槽设置于电介质层中，所述电介质层设置于衬底上方； 第一金属板，所述第一金属板沿着所述沟槽的底部和侧壁设置； 绝缘体堆叠体，所述绝缘体堆叠体设置于所述第一金属板上方并与所述第一金属板共 形，所述绝缘体堆叠体包括具有第一介电常数的第一金属氧化物层、和具有第二介电常数 的第二金属氧化物层，所述第一介电常数大于所述第二介电常数；以及 第二金属板，所述第二金属板设置于所述绝缘体堆叠体上方并与所述绝缘体堆叠体共 形。
2. 根据权利要求1所述的嵌入式MIM电容器，其中所述第一金属氧化物层具有第一带 隙，所述第二金属氧化物层具有第二带隙，并且所述第一带隙比所述第二带隙窄。
3. 根据权利要求2所述的嵌入式MM电容器，其中所述绝缘体堆叠体还包括具有第三 介电常数和第三带隙的第三金属氧化物层，所述第三介电常数大于所述第二介电常数，并 且所述第三带隙比所述第二带隙窄。
4. 根据权利要求3所述的嵌入式MM电容器，其中所述第一金属氧化物层设置于所述 第一金属板上方，所述第二金属氧化物层设置于所述第一金属氧化物层上方，并且所述第 三金属氧化物层设置于第二金属氧化物层上方。
5. 根据权利要求4所述的嵌入式MM电容器，其中所述第一金属氧化物层和所述第三 金属氧化物层包括相同的材料，具有相同的带隙，并且具有相同的介电常数。
6. 根据权利要求1所述的嵌入式MM电容器，其中所述第一金属氧化物层包括氧化钛 (TiOx，其中X大约在1-2的范围内），并且所述第二金属氧化物层包括氧化铪（Hf0 2)、氧化 锫（Zr02)、或它们的组合。
7. 根据权利要求6所述的嵌入式MIM电容器，其中所述第一金属氧化物层具有大约在 0.5-20纳米的范围内的厚度。
8. 根据权利要求1所述的嵌入式MIM电容器，其中所述第二金属氧化物层的厚度大约 是所述第一金属氧化物层的厚度的三倍。
9. 根据权利要求4所述的嵌入式MIM电容器，其中所述第一金属板包括设置于第一外 部杯形导电层上的第一内部杯形导电层，所述第一金属氧化物层设置于所述第一内部杯形 导电层上，并且其中所述第二金属板包括设置于第二内部杯形导电层上的第二外部杯形导 电层，所述第二内部杯形导电层设置于所述第三金属氧化物层上。
10. 根据权利要求9所述的嵌入式MIM电容器，其中所述第一外部杯形导电层包括钽 (Ta)，所述第一内部杯形导电层包括氮化钛（TiN)，所述第一金属氧化物层和所述第三金属 氧化物层包括氧化钛（TiO x，其中X大约在1-2的范围内），所述第二金属氧化物层包括氧化 铪（Hf02)、氧化锆（Zr0 2)、或它们的组合，所述第二内部杯形导电层包括碳化钽铝（TaAlC)， 并且所述第二外部杯形导电层包括钽（Ta)，并且其中所述嵌入式MM电容器还包括导电沟 槽填充层。
11. 一种半导体结构，包括： 多个半导体器件，所述多个半导体器件设置于衬底中或上方； 一个或多个电介质层，所述一个或多个电介质层设置于所述多个半导体器件上方； 金属布线，所述金属布线设置于所述电介质层中的每个电介质层中，并且电耦合到一 个或多个所述半导体器件；以及 金属-绝缘体-金属（MIM)电容器，所述金属-绝缘体-金属（MIM)电容器设置于沟 槽中，所述沟槽设置于所述电介质层中的至少一个电介质层中，所述金属-绝缘体-金属 (MIM)电容器与所述电介质层中的至少一个电介质层的所述金属布线相邻，所述MIM电容 器电耦合到一个或多个所述半导体器件，并且包括： 第一金属板，所述第一金属板沿着所述沟槽的底部和侧壁设置； 绝缘体堆叠体，所述绝缘体堆叠体设置于所述第一金属板上方并与所述第一金属板共 形，所述绝缘体堆叠体包括具有第一介电常数的第一金属氧化物层、具有第二介电常数的 第二金属氧化物层、和具有第三介电常数的第三金属氧化物层，所述第一介电常数和所述 第三介电常数大于所述第二介电常数；以及 第二金属板，所述第二金属板设置于所述绝缘体堆叠体上方并与所述绝缘体堆叠体共 形。
12. 根据权利要求11所述的半导体结构，其中所述金属布线的至少一部分电耦合到包 括在逻辑电路中的一个或多个半导体器件，并且其中所述MM电容器是嵌入式动态随机存 取存储器（eDRAM)电容器。
13. 根据权利要求11所述的半导体结构，其中所述MIM电容器设置于所述电介质层中 的仅一个电介质层中。
14. 根据权利要求11所述的半导体结构，其中所述MM电容器设置于所述电介质层中 的仅两个电介质层中，所述MM电容器与所述两个电介质层中的每个电介质层的所述金属 布线相邻，并且还与过孔相邻，所述过孔将所述两个电介质层中的每个电介质层的所述金 属布线耦合。
15. 根据权利要求11所述的半导体结构，其中所述MIM电容器设置于所述电介质层中 的多于两个电介质层中，所述MIM电容器与所述多于两个电介质层中的所有电介质层的所 述金属布线相邻。
16. 根据权利要求11所述的半导体结构，其中所述沟槽的所述侧壁包括垂直或近似垂 直的轮廓。
17. 根据权利要求11所述的半导体结构，其中所述沟槽的所述侧壁从所述电介质层中 的至少一个电介质层的底部到所述电介质层中的至少一个电介质层的顶部向外逐渐锥化。
18. 根据权利要求11所述的半导体结构，其中所述第一金属氧化物层设置于所述第一 金属板上方，所述第二金属氧化物层设置于所述第一金属氧化物层上方，并且所述第三金 属氧化物层设置于第二金属氧化物层上方。
19. 根据权利要求18所述的半导体结构，其中所述第一金属氧化物层和所述第三金属 氧化物层均包括氧化钛（TiOx，其中X大约在1-2的范围内），并且所述第二金属氧化物层 包括氧化铪（Η-- 2)、氧化锆（Zr02)、或它们的组合。
20. 根据权利要求18所述的半导体结构，其中所述第二金属氧化物层的厚度大约是所 述第一金属氧化物层和所述第三金属氧化物层中的每一个金属氧化物层的厚度的三倍。
21. -种制造嵌入式金属-绝缘体-金属（MIM)电容器的方法，所述方法包括： 在设置于衬底上方的电介质层中形成沟槽； 沿着所述沟槽的底部和侧壁形成第一金属板； 形成第一金属氧化物层，所述第一金属氧化物层在所述第一金属板上方，并与所述第 一金属板共形； 形成不同的第二金属氧化物层，所述第二金属氧化物层在所述第一金属氧化物层上 方，并与所述第一金属氧化物层共形； 形成第三金属氧化物层，所述第三金属氧化物层在所述第二金属氧化物层上方，并与 所述第二金属氧化物层共形；以及 形成第二金属板，所述第二金属板在所述第三金属氧化物层上方，并与所述第三金属 氧化物层共形。
22. 根据权利要求21所述的方法，其中形成所述第一金属氧化物层和所述第三金属氧 化物层中的每一个金属氧化物层包括通过原子层沉积（ALD)来形成氧化钛（TiO x，其中X大 约在1-2的范围内）的层。
23. 根据权利要求22所述的方法，其中通过ALD来形成氧化钛层包括以大约在250到 350摄氏度的范围内的衬底温度下进行沉积。
24. 根据权利要求22所述的方法，其中通过ALD来形成氧化钛层包括使保持在小于大 约100摄氏度的温度下的含钛前驱物与水（H 20)或基于氧的气体或等离子体发生反应。
25. 根据权利要求24所述的方法，其中使所述含钛前驱物发生反应包括利用氮（N2)或 氩（Ar)载气传送所述前驱物。
26. 根据权利要求22所述的方法，其中通过ALD来形成氧化钛层包括将厚度形成为大 约在0.5-20纳米的范围内。
27. 根据权利要求21所述的方法，其中形成所述第二金属氧化物层包括形成氧化铪 (Hf02)、氧化锆（Zr0 2)、或它们的组合的层。
28. 根据权利要求21所述的方法，其中形成所述第二金属氧化物层包括形成具有比所 述第一金属氧化物层和所述第三金属氧化物层的介电常数小的介电常数、并且具有比所述 第一金属氧化物层和所述第三金属氧化物层的带隙大的带隙的金属氧化物层。
29. 根据权利要求21所述的方法，其中形成所述沟槽包括将所述沟槽的侧壁形成为具 有垂直或近似垂直的轮廓。
30. 根据权利要求21所述的方法，其中形成所述沟槽包括将所述沟槽的侧壁形成为从 所述电介质层的底部到所述电介质层的顶部向外逐渐锥化。
【文档编号】H01L27/108GK104115270SQ201180076377
【公开日】2014年10月22日 申请日期:2011年12月14日 优先权日:2011年12月14日
【发明者】N·林德特, T·E·格拉斯曼, A·巴兰 申请人:英特尔公司