静电放电防护装置及其电子装置制造方法
【专利摘要】本发明公开了一种静电放电防护装置及其电子装置，其包括基板、P型阱、N型阱与隔离部。P型阱与N型阱形成于基板中且彼此相邻。沿特定方向，P型阱包括依序设置于其上的第一N型、第一P型、第二N型、第二P型与第三N型高掺杂区，且N型阱包括依序设置于其上的第三P型、第四N型、第四P型、一第五N型与第五P型高掺杂区。第一N型、第三N型、第一P型与第二P型高掺杂区耦接于接地端，第三P型、第五P型、第四N型与第五N型高掺杂区耦接于供电电压端，第二N型与第四P型高掺杂区耦接于输入/输出端。
【专利说明】静电放电防护装置及其电子装置
【技术领域】
[0001]本发明是有关一种静电放电(electrostatic discharge, ESD)防护装置,且特别是有关于一种具有内嵌式(embedded)娃控整流器(silicon controlled rectifier, SCR)的静电放电防护装置及其电子装置。
【背景技术】
[0002]为了防止电子元件(如集成电路)在制作、生产、使用过程中遭受静电放电的轰击而造成电子元件损毁，因此，在电子装置中连接到接合导线(bonding wire)的路径上，一般会设置用于静电放电的保护电路，以保护电子装置的内部电路。
[0003]请参阅图1，图1为具有传统静电放电防护装置的电子装置的电路图。如图1所示，电子装置具有输入/输出端2’、供电电压端VDD与接地端GND，且包括静电放电防护装置与芯片6’，其中静电放电防护装置由二极管3’、4’与外挂的箝制电路5’ (例如由多个晶体管与一个电阻所组成)所构成。
[0004]二极管3’的阳极与二极管4’的阴极耦接于输入/输出端2’，二极管3’的阴极耦接于供电电压端VDD，而与二极管4’的阳极耦接于接地端GND。箝制电路5’耦接于供电电压端VDD与接地端GND之间 。芯片6’耦接于供电电压端VDD、输入/输出端2’与接地端GND，且可以等效为多个晶体管的组合，例如其中一个晶体管7’耦接于输入/输出端2’与接地端GND。接地端GND耦接于接地电压，供电电压端VDD耦接于供应电压，其中供应电压VDD大于接地电压。
[0005]当输入/输出端2’受到静电放电(正电压)轰击时，会有静电放电导通路径pathl产生，其说明如下。于静电放电导通路径pathl中，静电放电电流先行走顺向的二极管2’至供电电压端VDD，接着，经过被触发的箝制电路5’，而通往接地端GND。此时，输入/输出端2’的电压为Vth+Ipathl
(Rvdd+Rclamp)，
其中Vth为二极管3’的顺向导通电压，Ipathl为静电放电导通路径pathl的静电放电电流，Rvdd与RaAMP则分别为连接供电电压端VDD的导线的电阻与箝制电路5’导通时的电阻。因此，若连接供电电压端VDD的导线的长度过长(亦即Rvdd过大)，或者静电放电电流Ipathl过大，则输入/输出端2’上的电压可能会过大，而直接毁损芯片6’，例如导致晶体管V崩溃而毁损。
【发明内容】
[0006]本发明的目的在于提供一种静电放电防护装置。
[0007]所述静电放电防护装置包括基板、P型阱(P_well)、N型阱(N_well)与隔离部。P型阱(P-well)形成于基板中，且包括沿特定方向依序设置于其上的第一 N型高掺杂区、第一 P型高掺杂区、第二 N型高掺杂区、第二 P型高掺杂区与第三N型高掺杂区，其中第一、第三N型高掺杂区与第一、第二 P型高掺杂区耦接于接地端。N型阱形成于基板，相邻于P型阱，且包括沿特定方向依序设置于其上的第三P型高掺杂区、第四N型高掺杂区、第四P型高掺杂区、第五N型高掺杂区与第五P型高掺杂区，其中第三、第五P型高掺杂区与第四、第五N型高掺杂区耦接于供电电压端，且第二 N型高掺杂区与第四P型高掺杂区耦接于输入/输出端。隔离部位于第三N型高掺杂区与第三P型高掺杂区之间。
[0008]本发明另一目的在于提供一种电子装置。
[0009]所述电子装置包括芯片与上述的静电放电防护装置，其中静电放电防护装置耦接于芯片。
[0010]本发明实施例的静电放电防护装置利用特殊的布局(layout)结构，使得静电放电防护装置具有内嵌式箝制电路，而形成硅控整流器通道。所述内嵌式箝制电路能有效地控制静电放电防护装置所耦接的输入/输出端的电压，而避免因为输入/输出端的电压过高而导致内部芯片损毁的问题。总而言之，本发明实施例的静电放电防护装置不似传统静电放电防护装置需要额外外挂的箝制电路，便能够达到静电放电防护的效果，且还能降低输入/输出端于静电放电时的电压，以保护电子装置的芯片不会因为输入/输出端的电压过高而毁损。
【专利附图】
【附图说明】
[0011]图1为具有传统静电放电防护装置的电子装置的电路图。
[0012]图2为本发明实施例的静电放电防护装置的布局图。
[0013]图3为本发明实施例的静电放电防护装置沿剖线AA的剖面图。
[0014]图4为本发明实施例的静电放电防护装置的电路图。
[0015]图5为本发明实施例的静电放电防护装置的布局图。
[0016]图6为本发明实施例的静电放电防护装置沿剖线BB的剖面图。
[0017]图7为本发明另一实施例的静电放电防护装置的布局图。
[0018]图8为本发明另一实施例的静电放电防护装置沿剖线CC的剖面图。
[0019]图9为本发明另一实施例的静电放电防护装置的布局图。
[0020]图10为本发明另一实施例的静电放电防护装置沿剖线DD的剖面图。
[0021]图11为本发明另一实施例的静电放电防护装置的电路图。
[0022]图12为本发明另一实施例的静电放电防护装置的布局图。
[0023]图13为本发明另一实施例的静电放电防护装置沿剖线EE的剖面图。
[0024]图14为本发明另一实施例的静电放电防护装置的布局图。
[0025]图15为本发明另一实施例的静电放电防护装置的布局图。
[0026]图16为本发明另一实施例的静电放电防护装置的布局图。
[0027]图17为本发明另一实施例的静电放电防护装置的布局图。
[0028]图18为本发明实施例的电子装置的电路图。
[0029]其中，附图标记说明如下:
[0030]1:硅控整流器
[0031]2、2’:输入/输出端
[0032]3、3，、3，，、4、4，、4，，:二极管
[0033]5、5’:箝制电路
[0034]6、6’:芯片
[0035]7、7’:晶体管[0036]11、21:P 型阱
[0037]12、22:N 型阱
[0038]101 ?106:隔离部
[0039]111?113:硅控整流器通道
[0040]1101、1103、1105、1121、1207、1209、1222、2111、2113、2115、2217、2219、2121:N 型
高掺杂区
[0041]1102、1104、1206、1208、1210、2112、2114、2216、2218、2220:P 型高掺杂区
[0042]GNDl、GND2:接地端
[0043]VDDl、VDD2:供电电压端
【具体实施方式】
[0044]在下文将参看随附图式更充分地描述各种例示性实施例，在随附图式中展示一些例示性实施例。然而，本发明概念可能以许多不同形式来体现，且不应解释为限于本文中所阐述的例示性实施例。确切而言，提供此等例示性实施例使得本发明将为详尽且完整，且将向本领域技术人员充分传达本发明概念的范畴。在诸图式中，可为了清楚而夸示层及区的大小及相对大小。类似数字始终指示类似元件。
[0045]应理解，虽然本文中可能使用术语第一、第二、第三等来描述各种元件，但此等元件不应受此等术语限制。此等术语乃用以区分一元件与另一元件。因此，下文论述的第一元件可称为第二元件而不偏离本新型概念的教示。如本文中所使用，术语“及/或”包括相关联的列出项目中的任一者及一或多者的所有组合。
[0046]〔静电放电防护装置的实施例〕
[0047]本发明实施例的静电放电防护装置利用特殊的布局结构使其耦接的每一个输入/输出端附近产生一个内嵌式箝制电路(或称寄生的箝制电路)。此内嵌式箝制电路为硅控整流器通道，故能有效地控制输入/输出端的电压，而避免因为输入/输出端的电压过高而导致内部芯片损毁的问题。
[0048]为了更加了解本发明实施例的静电放电防护装置，请同时参阅图2、图3及图4，图2为本发明实施例的静电放电防护装置的布局图，图3为本发明实施例的静电放电防护装置沿剖线AA的剖面图，而图4为本发明实施例的静电放电防护装置的电路图。
[0049]如图2和图3所示，本实施例的静电放电防护装置包括了基板(图未示)、P型阱
11、N型阱12与隔离部101。P型阱11与N型阱12形成于所述基板，且彼此相邻。P型阱11包括沿垂直方向(如同沿着剖线AA由上而下的方向)依序设置于其上的N型高掺杂区1101、P型高掺杂区1102、N型高掺杂区1103、P型高掺杂区1104及N型高掺杂区1105。N型阱12包括沿垂直方向依序设置于其上的P型高掺杂区1206、N型高掺杂区1207、P型高掺杂区1208、N型高掺杂区1209与P型高掺杂区1210。
[0050]请继续参阅图2及图3，N型高掺杂区1101、P型高掺杂区1102、P型高掺杂区1104及N型高掺杂区1105耦接于接地端GNDl，且接地端GNDl耦接于第一参考低电压(例如，第一接地电压)。P型高掺杂区1206、N型高掺杂区1207、N型高掺杂区1209与P型高掺杂区1210稱接于供电电压端VDD1,且供电电压端VDDl稱接于第一参考高电压(例如，第一供电电压)。N型高掺杂区1103与P型高掺杂区1208耦接于输入/输出端101，且输入/输出端ιο? I禹接于第一输入/输出电压。
[0051]硅控整流器通道111形成于P型高掺杂区1104及N型高掺杂区1207之间。硅控整流器通道111为静电放电防护装置的内嵌式箝制电路，当输入/输出端101受到静电放电(正电压)轰击时，硅控整流器通道111提供了一个低阻抗的通道，以藉此降低输入/输出端101于静电放电时的电压，避免电子装置的内部芯片受损。
[0052]另外，需要说明的是，如图2所示，于本实施例中，P型高掺杂区1102及1104可以形成环状P型高掺杂区，且此环状P型高掺杂区包围N型高掺杂区1103，但本发明却不限制于此。另外，N型闻惨杂区1207及1209亦可以形成环状N型闻惨杂区，且此环状N型闻惨杂区包围P型高掺杂区1208，但本发明却不限制于此。
[0053]如图4所示，本实施例的静电放电防护装置的结构的电路会具有二极管3、4与硅控整流器通道111，其中二极管3的阳极与二极管4的阴极耦接于输入/输出端101，二极管3的阴极与二极管4的阳极分别耦接于供电电压端VDDl与接地端GNDl，且硅控整流器通道111的两端分别耦接于供电电压端VDDl与接地端GND1。由于本实施例的静电放电防护装置的硅控整流器通道111为内嵌式箝制电路，故相较于传统静电防护装置而言，其不需要额外外挂的箝制电路，故其成本较为低廉。除此之外，本实施例的静电放电防护装置除了具有静电放电防护功能之外，还可以降低输入/输出端IOl于静电放电时的电压，故能够防止电子装置的内部芯片受损。
[0054]〔静电放电防护装置的实施例〕
[0055]以下为本发明的另一实施例，请同时参阅图5和图6以更加清楚了解本实施例所揭示的内容，图5为本发明另一实施例的静电放电防护装置的布局图，而图6为本发明另一实施例的静电放电防护 装置沿剖线BB的剖面图。本实施例的基本运作原理和上述图2及图3实施例类似，故相同的地方在此不多作赘述，接下来仅就本实施例和上述图2及图3实施例的差异进行说明。
[0056]相较于图2与图3的静电放电防护装置，图5与图6实施例的静电放电防护装置则具有隔离部101位于N型高掺杂区1105与P型高掺杂区1206之间，以使硅控整流器通道111形成于P型高掺杂区1104及N型高掺杂区1207之间，但本发明不以此为限。硅控整流器通道111为静电放电防护装置的内嵌式箝制电路，当输入/输出端IOl受到静电放电(正电压)轰击时，硅控整流器通道111提供了一个低阻抗的通道，以藉此降低输入/输出端IOl于静电放电时的电压，避免电子装置的内部芯片受损。
[0057]更进一步地说，于此实施例中，隔离部101形成于N型阱11及P型阱12，以形成内嵌的侧向娃控整流器(Lateral silicon controlled rectifier, LSCR),但本发明却不限制于此。除此之外，隔离部101为条状绝缘部，以完全地隔离N型高掺杂区1105与P型高掺杂区1206，但本发明却不限制于此。
[0058]亦即，本发明的静电放电防护装置可选择性地包括隔离部，以下各实施例仅以具有隔离部的静电放电防护装置作说明，但本发明不以此为限。
[0059]〔静电放电防护装置的另一实施例〕
[0060]以下为本发明的另一实施例，请同时参阅图7和图8以更加清楚了解本实施例所揭示的内容，图7为本发明另一实施例的静电放电防护装置的布局图，而图8为本发明另一实施例的静电放电防护装置沿剖线CC的剖面图。本实施例的基本运作原理和上述图5及图6实施例类似，故相同的地方在此不多作赘述，接下来仅就本实施例和上述图5及图6实施例的差异进行说明。
[0061]相较于图5与图6的静电放电防护装置具有内嵌的侧向硅控整流器，图7与图8实施例的静电放电防护装置则具有内嵌的改良式侧向硅控整流器(Modified Lateral SCR,MLSCR)，但本发明却不限制于此。因此，图7与图8实施例的静电放电防护装置还包括隔离部103与N型高掺杂区1121 (在其他实施例中，亦可以用P型高掺杂区取代)，其中隔离部103亦形成N型高掺杂区1105与P型高掺杂区1206之间。隔离部101与103分别形成于P型阱11与N型阱12。另外，N型高掺杂区1121形成于P型阱11与N型阱12，且位于隔离部101与103之间。
[0062]附带一提的是，于此实施例中，隔离部101为条状绝缘部，以完全地隔离N型高掺杂区1105与1112。除此之外，隔离部103为条状绝缘部，以完全地隔离N型高掺杂区1121与P型高掺杂区1206。然而，本发明却不限制隔离部101与103的结构与形状。
[0063]总而言之，静电放电防护装置的内嵌式硅控整流器的类型并非用以限制本发明。在其他实施例中，静电放电防护装置的内嵌式硅控整流器亦可以是内嵌触发式硅控整流器，且对应地，在N型高掺杂区1105与P型高掺杂区1206之间可能会设置有其他的隔离部或者高掺杂区。
[0064]〔静电放电防护装置的另一实施例〕
[0065]为了更加了解本发明其他实施例的静电放电防护装置，请同时参阅图9、图10及图11，图9为本发明另一实施例的静电放电防护装置的布局图，图10为本发明另一实施例的静电放电防护装置沿剖线DD的剖面图，而图11为本发明另一实施例的静电放电防护装置的电路图。
[0066]如图9和图10所示，本实施例的静电放电防护的硅控整流器包括基板(图未示)、P型阱11、21、N型讲12,22与隔离部101、102、105。沿垂直方向，P型阱11、N型讲12、P型阱21与N型阱22依序形成于基板中，换言之，P型阱11相邻于N型阱12，N型阱12相邻于P型阱21，而P型阱21相邻于N型阱22。此实施例中的N型高掺杂区1101、1103、1105、1207、1209、P型高掺杂区1102、1104、1206、1208、1210与隔离部101的设置方式皆已于图5与图6的实施例中说明，故不再赘述。
[0067]请继续参阅图9及图10，P型阱21包括沿垂直方向(如同沿着剖线CC由上而下的方向)依序设置于其上的N型高掺杂区2111、P型高掺杂区2112、N型高掺杂区2113、P型高掺杂区2114及N型高掺杂区2115。N型阱22包括沿垂直方向依序设置于其上的P型高掺杂区2216、N型高掺杂区2217、P型高掺杂区2218、N型高掺杂区2219与P型高掺杂区 2220。
[0068]请继续参阅图9及图10，N型高掺杂区2111、P型高掺杂区2112、P型高掺杂区2114及N型高掺杂区2115耦接于接地端GND2，且接地端GND2耦接于第二参考低电压(例如，第二接地电压)。P型高掺杂区2216、N型高掺杂区2217、N型高掺杂区2219与P型高掺杂区2220耦接于供电电压端VDD2，且供电电压端VDDl耦接于第二参考高电压(例如，第二供电电压)。N型高掺杂区2113与P型高掺杂区2218耦接于输入/输出端102，且输入/输出端102 I禹接于第二输入/输出电压。
[0069]隔离部102位于N型高掺杂区2115与P型高掺杂区2216之间，以使硅控整流器通道112形成于P型高掺杂区2114及N型高掺杂区2217之间。硅控整流器通道112为静电放电防护装置的另一个内嵌式箝制电路，当输入/输出端102受到静电放电(正电压)轰击时，硅控整流器通道112提供了一个低阻抗的通道，以藉此降低输入/输出端102于静电放电时的电压，避免电子装置的内部芯片受损。
[0070]另外，隔离部105位于P型高掺杂区1210与N型高掺杂区2111之间，以再使另一个硅控整流器通道113形成于P型高掺杂区2112及N型高掺杂区1209之间。简单地说，本实施例的静电放电防护装置由图5与图6的两个静电放电防护装置组成，且额外地设置了一个隔离部105。本领域技术人员应当可以推知，当重复布局三次图5及图6实施例的布局架构时，共可提供五条硅控整流器(SCR)通道。值得一提的是，本发明在此并不限制布局架构的重复次数，上述图9及图10实施例仅为方便阅读者理解，其并非用以局限本发明的专利权利要求范围。
[0071]另外，需要说明的是，如图9所示，于本实施例中，P型高掺杂区2112及2114可以形成环状P型高掺杂区，且此环状P型高掺杂区包围N型高掺杂区2113，但本发明却不限制于此。另外，N型高掺杂区2217及2219亦可以形成环状N型高掺杂区，且此环状N型高掺杂区包围P型高掺杂区2218，但本发明却不限制于此。
[0072]于此实施例中，隔离部102形成于N型阱21及P型阱22，且隔离部105形成于P型阱12与N型阱21之间，以形成另外两个内嵌式侧向硅控整流器，但本发明却不限制于此。除此之外，隔离部102与105为条状绝缘部，以完全地隔离N型高掺杂区2115与P型高掺杂区2216，以及完全地隔离P型高掺杂区1210与N型高掺杂区2111，但本发明却不限制于此。
[0073]如图11所示，本实施例的静电放电防护装置的结构的电路会具有二极管3、3’’、
4、4’’与硅控整流器通道111?113，其中二极管3、4与硅控整流器通道111的耦接方式已于图4的相关说明中描述，故不再赘述。二极管3’的阳极与二极管4’的阴极耦接于输入/输出端102，二极管3’的阴极与二极管4’的阳极分别耦接于供电电压端VDD2与接地端GND2，且硅控整流器通道112的两端分别耦接于供电电压端VDD2与接地端GND2。另外，硅控整流器通道113的两端分别耦接于供电电压端VDDl与接地端GND2。
[0074]由于本实施例的静电放电防护装置的硅控整流器通道111、113为内嵌式箝制电路，故相较于传统静电防护装置而言，其不需要额外外挂的箝制电路，故其成本较为低廉。除此之外，本实施例的静电放电防护装置除了具有静电放电防护功能之外，还可以降低输入/输出端101、102于静电放电时的电压，故能够防止电子装置的内部芯片受损。除此之夕卜，硅控整流器通道112亦为内嵌式箝制电路，且可以用来隔离不同的供电电压。换言之，使用本实施例的静电放电防护装置的电子装置不需要额外的隔离装置，并可以隔离两组以上不同的电源。
[0075]〔静电放电防护装置的另一实施例〕
[0076]以下为本发明的另一实施例，请同时参阅图12和图13以更加清楚了解本实施例所揭示的内容，图12为本发明另一实施例的静电放电防护装置的布局图，而图13为本发明另一实施例的静电放电防护装置沿剖线EE的剖面图。本实施例的基本运作原理和上述图9及图10实施例类似，故相同的地方在此不多作赘述，接下来仅就本实施例和上述图9及图10实施例的差异进行说明。[0077]相较于图9与图10的静电放电防护装置具有内嵌的侧向硅控整流器，图12与图13实施例的静电放电防护装置则具有内嵌的改良式侧向硅控整流器，但本发明却不限制于此。因此，图12与图13实施例的静电放电防护装置还包括隔离部103、104、106与N型高掺杂区1121、1222、2121(在其他实施例中，亦可以用？型高掺杂区取代)，其中隔离部103形成N型高掺杂区1105与P型高掺杂区1206之间，隔离部106形成P型高掺杂区1210与N型高掺杂区2111之间，且隔离部104形成N型高掺杂区2115与P型高掺杂区2216之间。
[0078]隔离部101与103分别形成于P型阱11与N型阱12，N型高掺杂区1121形成于P型阱11与N型阱12，且位于隔离部101与103之间。隔离部105与106分别形成于N型阱12与P型阱21，N型高掺杂区1222形成于N型阱12与P型阱21，且位于隔离部105与106之间。隔离部102与104分别形成于P型阱21与N型阱22，N型高掺杂区2121形成于P型阱21与N型阱22，且位于隔离部102与104之间。
[0079]附带一提的是，于此实施例中，隔离部101?106为条状绝缘部。如此，N型高掺杂区1105与1112会完全地被隔离，N型高掺杂区1121与P型高掺杂区1206会完全地被隔离；P型高掺杂区1210与N型高掺杂区1222会完全地被隔离，N型高掺杂区1222与2111会完全地被隔离；且N型高掺杂区2115与2121会完全地被隔离，N型高掺杂区2121与P型高掺杂区2216会完全地被隔离。然而，本发明却不限制隔离部101?106的结构与形状。
[0080]总而言之，静电放电防护装置的内嵌式硅控整流器的类型并非用以限制本发明。在其他实施例中，静电放电防护装置的内嵌式硅控整流器亦可以是内嵌触发式硅控整流器，且对应地，在N型高掺杂区1105与P型高掺杂区1206之间、P型高掺杂区1210与N型高掺杂区2111之间以及N型高掺杂区2115与P型高掺杂区2216之间可能会设置有其他的隔离部或者高掺杂区。
[0081]〔静电放电防护装置的另一实施例〕
[0082]请参阅图14，图14为本发明另一实施例的静电放电防护装置的布局图。本实施例的基本运作原理和上述图5及图6实施例类似，故相同的地方在此不多作赘述，接下来仅就本实施例和上述图5及图6实施例的差异进行说明。
[0083]如图14所示，于本实施例中，隔离部101还包含多个绝缘部，该等绝缘部形成于N型阱11及P型阱12，且彼此具有一间距，以部分地隔离N型高掺杂区1105与P型高掺杂区1206。简单地说，此实施例所形成的内嵌式硅控整流器亦为侧向硅控整流器，其与图5及图6实施例的差异仅在于隔离部101的结构不同。
[0084]〔静电放电防护装置的另一实施例〕
[0085]请参阅图15，图15为本发明另一实施例的静电放电防护装置的布局图。本实施例的基本运作原理和上述图7及图8实施例类似，故相同的地方在此不多作赘述，接下来仅就本实施例和上述图7及图8实施例的差异进行说明。
[0086]如图15所示，于本实施例中，隔离部101包含多个绝缘部，该等绝缘部形成于N型高掺杂区1105与1121，且彼此具有一间距，以部分地隔离N型高掺杂区1105与1121。同样地，隔离部103亦包含多个绝缘部，该等绝缘部形成于N型高掺杂区1121及P型高掺杂区1206，且彼此具有一间距，以部分地隔离N型高掺杂区1121及P型高掺杂区1206。简单地说，此实施例所形成的内嵌式硅控整流器亦为内嵌的改良式侧向硅控整流器，其与图7及图8实施例的差异仅在于隔离部101、103的结构不同。[0087]〔静电放电防护装置的另一实施例〕
[0088]请参阅图16，图16为本发明另一实施例的静电放电防护装置的布局图。本实施例的基本运作原理和上述图9及图10实施例类似，故相同的地方在此不多作赘述，接下来仅就本实施例和上述图9及图10实施例的差异进行说明。
[0089]如图16所示，于本实施例中，隔离部101还包含多个绝缘部，该多个绝缘部形成于N型阱11及P型阱12，且彼此具有一间距，以部分地隔离N型高掺杂区1105与P型高掺杂区1206。隔离部105还包含多个绝缘部，该等绝缘部形成于P型阱12及N型阱11，且彼此具有一间距，以部分地隔离P型高掺杂区1210与N型高掺杂区2111。隔离部102还包含多个绝缘部，该多个绝缘部形成于N型阱21及P型阱22，且彼此具有一间距，以部分地隔离N型高掺杂区2115与P型高掺杂区2216。简单地说，此实施例所形成的内嵌式硅控整流器亦为侧向硅控整流器，其与图9及图10实施例的差异仅在于隔离部101、102、105的结构不同。
[0090]〔静电放电防护装置的另一实施例〕
[0091]请参阅图17，图17为本发明另一实施例的静电放电防护装置的布局图。本实施例的基本运作原理和上述图12及图13实施例类似，故相同的地方在此不多作赘述，接下来仅就本实施例和上述图12及图13实施例的差异进行说明。
[0092]如图17所示，于本实施例中，隔离部101包含多个绝缘部，该等绝缘部形成于N型高掺杂区1105与1121，且彼此具有一间距，以部分地隔离N型高掺杂区1105与1121。同样地，隔离部103亦包含多个绝缘部，该等绝缘部形成于N型高掺杂区1121及P型高掺杂区1206，且彼此具有一间距，以部分地隔离N型高掺杂区1121及P型高掺杂区1206。
[0093]隔离部105包含多个绝缘部，该等绝缘部形成于P型高掺杂区1210与N型高掺杂区1222，且彼此具有一间距，以部分地隔离P型高掺杂区1210与N型高掺杂区1222。同样地，隔离部106亦包含多个绝缘部，该等绝缘部形成于N型高掺杂区1222及2111，且彼此具有一间距，以部分地隔离N型高掺杂区1222及2111。
[0094]隔离部102包含多个绝缘部，该等绝缘部形成于N型高掺杂区2115与2121，且彼此具有一间距，以部分地隔离N型高掺杂区2115与2121。同样地，隔离部104亦包含多个绝缘部，该等绝缘部形成于N型高掺杂区2121及P型高掺杂区2216，且彼此具有一间距，以部分地隔离N型高掺杂区2121及P型高掺杂区2216。简单地说，此实施例所形成的内嵌式硅控整流器亦为内嵌的改良式侧向硅控整流器，其与图12及图13实施例的差异仅在于隔离部101?106的结构不同。
[0095]〔静电放电的防护电路的实施例〕
[0096]请参照图18，图18为本发明实施例的电子装置的电路图。如图18所示，电子装置具有输入/输出端2、供电电压端VDD与接地端GND，且包括静电放电防护装置I与芯片6，其中静电放电防护装置I例如可以为本发明实施例的静电放电防护装置。
[0097]静电放电防护装置包括二极管3、4与内嵌的硅控二极管整流器通道111。极体3的阳极与二极管4的阴极耦接于输入/输出端101，二极管3的阴极与二极管4的阳极分别耦接于供电电压端VDDl与接地端GNDl，且硅控整流器通道111的两端分别耦接于供电电压端VDDl与接地端GNDl。芯片6耦接于供电电压端VDD、输入/输出端2与接地端GND，且可以等效为多个晶体管的组合，例如其中一个晶体管7耦接于输入/输出端2与接地端GND。接地端GND耦接于接地电压，供电电压端VDD耦接于供应电压，其中供应电压VDD大于接地电压。
[0098]除此之外，电子装置还可以还包括一个外挂的箝制电路5，以藉此更多降低输入/输出端2于静电放电时的电压，其中箝制电路5耦接于供电电压端VDD与接地端GND之间。
[0099]〔实施例的可能功效〕
[0100]本发明实施例的静电放电防护装置利用特殊的布局结构，使得静电放电防护装置具有内嵌式箝制电路，而形成硅控整流器通道。所述内嵌式箝制电路能有效地控制静电放电防护装置所耦接的输入/输出端的电压，而避免因为输入/输出端的电压过高而导致内部芯片损毁的问题。
[0101]除此之外，由于上述特殊的布局结构可以复制组合，并加以修改，以形成具有多个内嵌式硅控整流器通道的静电防护装置。总而言之，相较于传统静电放电防护装置，本发明实施例的静电防护装置具有较低成本、较佳的静电防护效果与较佳的组合弹性。
【权利要求】
1.一种静电放电防护装置，其特征在于，包括: 一基板； 一第一 P型阱，形成于该基板中，该第一 P型阱包括沿一特定方向依序设置于其上的一第一 N型高掺杂区、一第一 P型高掺杂区、一第二 N型高掺杂区、一第二 P型高掺杂区与一第三N型高掺杂区，其中该第一、第三N型高掺杂区与该第一、第二 P型高掺杂区耦接于一第一接地端；以及 一第一 N型阱，形成于该基板，相邻于该第一 P型阱，该第一 N型阱包括沿该特定方向依序设置于其上的一第三P型高掺杂区、一第四N型高掺杂区、一第四P型高掺杂区、一第五N型高掺杂区与一第五P型高掺杂区，其中该第三、第五P型高掺杂区与该第四、第五N型高掺杂区耦接于一第一供电电压端，该第二 N型高掺杂区与该第四P型高掺杂区耦接于一第一输入/输出端。
2.如权利要求1所述的静电放电防护装置，其特征在于，还包括: 一第二 P型阱，形成于该基板，相邻于该第一 N型阱，该第二 P型阱包括沿该特定方向依序设置于其上的一第六N型高掺杂区、一第六P型高掺杂区、一第七N型高掺杂区、一第七P型高掺杂区与一第八N型高掺杂区，其中该第六、第八N型高掺杂区与该第六、第七P型高掺杂区耦接于一第二接地端；以及 一第二 N型阱，形成于该基板，相邻于该第二 P型阱，该第二 N型阱包括沿该特定方向依序设置于其上的一第八P型高掺杂区、一第九N型高掺杂区、一第九P型高掺杂区、一第十N型高掺杂区与一第十P型高掺杂区， 其中该第八、第十P型高掺杂区与该第九、第十N型高掺杂区耦接于一第二供电电压端，其中该第五N型高掺杂区与该第九P型高掺杂区耦接于一第二输入/输出端。
3.如权利要求1所述的静电放电防护装置，其特征在于，一第一矽控整流器通道形成于该第二 P型高掺杂区及该第四N型高掺杂区之间。
4.如权利要求2所述的静电放电防护装置，其特征在于，一第一矽控整流器通道形成于该第二 P型高掺杂区及该第四N型高掺杂区之间，一第二矽控整流器通道形成于该第五N型高掺杂区与该第六P型高掺杂区之间，且一第三矽控整流器形成于该第七P型高掺杂区与该第九N型高掺杂区之间。
5.如权利要求1所述的静电放电防护装置，其特征在于，还包括一第一隔离部，位于该第三N型高掺杂区与该第三P型高掺杂区之间。
6.如权利要求2所述的静电放电防护装置，其特征在于，还包括: 一第二隔离部，位于该第五N型高掺杂区与该第六P型高掺杂区之间；以及 一第三隔离部，位于该第八N型高掺杂区与该第八P型高掺杂区之间。
7.如权利要求5所述的静电放电防护装置，其特征在于，该第一隔离部形成于该第一N型阱及该第一 P型阱，且该第一隔离部为一条状绝缘部，以完全地隔离该第三N型高掺杂区与该第三P型高掺杂区。
8.如权利要求5所述的静电放电防护装置，其特征在于，该第一隔离部包含多个绝缘部，该些绝缘部形成于该第一 N型阱及该第一 P型阱，且彼此具有一间距，以部分地隔离该第三N型高掺杂区与该第三P型高掺杂区。
9.如权利要求5所述的静电放电防护装置，其特征在于，还包括:一第二隔离部，位于该第三N型高掺杂区与该第三P型高掺杂区之间，其中该第一隔离部与该第二隔离部分別形成于该第一 P型阱与该第一 N型阱；以及 一第十一高掺杂区，形成于该第一 P型阱与该第一 N型阱，且位于该第一隔离部及该第二绝缘部之间。
10.如权利要求9所述的静电放电防护装置，其特征在于，该第一隔离部为一条状绝缘部，以完全地隔离该第三N型高掺杂区与该第十一高掺杂区，且该第二隔离部为一条状绝缘部，以完全地隔离该第三P型高掺杂区与该第十一高掺杂区。
11.如权利要求9所述的静电放电防护装置，其特征在于，该第一隔离部包含多个第一绝缘部，该些第一绝缘部形成于该第三N型高掺杂区与该第十一高掺杂区之间，且彼此具有一第一间距，以部分地隔离于该第三N型高掺杂区与该第十一高掺杂区；该第二隔离部包含多个第二绝缘部，该多个第二绝缘部形成于该第三P型高掺杂区与该第十一高掺杂区之间，且彼此具有一第二间距，以部分地隔离于该第三P型高掺杂区与该第十一高掺杂区。
12.如权利要求1所述的静电放电防护装置，其特征在于，该第一P型高掺杂区与该第二 P型高掺杂区形成包围该第二 N型高掺杂区的一环状P型高掺杂区，且该第四N型高掺杂区与该第五N型高掺杂区形成包围该第四P型高掺杂区的一环状N型高掺杂区。
13.一种电子装置，其特征在于，包括: 一芯片；以及 如权利要求1至12其中之一所述的静电放电防护装置，耦接于该芯片。
【文档编号】H01L27/02GK103985706SQ201310084509
【公开日】2014年8月13日 申请日期:2013年3月15日 优先权日:2013年2月8日
【发明者】陈哲宏 申请人:创杰科技股份有限公司