半导体器件的制作方法

半导体器件的制作方法
【专利摘要】一种半导体器件包括字线和绝缘图案的叠层。单元柱垂直地延伸穿过所述字线和绝缘图案的叠层，存储单元形成在单元柱和字线的交汇处。字线的厚度与直接相邻的绝缘图案的厚度的比例沿所述单元柱中的一个或多个在不同的位置处不同。还公开了相关的制造方法和系统。
【专利说明】半导体器件

【技术领域】
[0001] 本发明涉及一种半导体器件。

【背景技术】
[0002] 半导体器件已经被更高度地集成以便提供其高性能和低成本。具体地，半导体器 件的集成密度直接影响半导体器件的成本。常规二维（2D)存储器件的集成度主要由单位 存储单元占据的面积确定。因此，常规2D存储器件的集成密度受用于形成精细图案的技术 的水平的极大影响。
[0003] 包括三维布置的存储单元的三维（3D)半导体器件解决了二维存储器件的上述限 制。能够降低位成本并实现可靠的产品的制造技术和产品被期望用于3D半导体器件的成 功批量制造。


【发明内容】

[0004] 本发明构思的实施方式可以提供具有改善的可靠性的半导体器件。在一些实施方 式中，一种半导体器件包括：基板；叠层（Stack)，包括垂直地堆叠在基板上的多个字线和 绝缘图案，相应的绝缘图案被夹设在相邻的字线之间；以及多个单元柱，垂直地延伸穿过多 个字线和绝缘图案的叠层，存储单元形成在单元柱和字线的交汇处。叠层的第一部分可以 包括具有第一厚度的第一字线，叠层的第二部分可以包括具有不同于第一厚度的第二厚度 的第二字线。
[0005] 叠层的第三部分可以包括具有第三厚度的第三字线，其中第三厚度和第一厚度小 于第二厚度，并且其中叠层的第二部分插设在叠层的第一部分和叠层的第三部分之间。 [0006] 叠层的第二部分可以包括叠层的中间。
[0007] 第三厚度可以等于第一厚度。
[0008] 第二厚度与第一厚度的比率可以大于或等于1. 1。
[0009] 第一厚度可以在35nm至42nm的范围内。
[0010] 叠层包括堆叠在多个字线和绝缘图案上的上选择线以及插设在基板与多个字线 和绝缘图案之间的下选择线。
[0011] 每个存储单元可以包括非易失性存储单元。
[0012] 每个存储单元可以包括非易失性存储器晶体管。
[0013] 每个单元支柱可以包括导电芯，其中每个存储器晶体管包括位于导电芯和对应字 线之间的电荷存储元件。
[0014] 半导体器件可以是垂直NAND存储器件并且每个单元柱可以形成垂直NAND的单元 串。
[0015] 每个存储单元可以包括包含具有可变电阻特性的材料的数据存储元件。
[0016] 每个存储单元可以包括包含相变材料的数据存储元件。
[0017] 每个存储单元可以包括包含铁磁材料和反铁磁材料中的至少一个的数据存储元 件。
[0018] 在叠层的第一部分内的第一单元柱的直径可以小于在叠层的第二部分内的第一 单元柱的直径。
[0019] 在叠层的第一部分内的第一单元柱的直径可以小于42nm。
[0020] 叠层的第三部分可以包括具有第三厚度的字线。第一厚度和第三厚度可以小于第 二厚度，叠层的第二部分可以插设在叠层的第一部分和叠层的第三部分之间，在叠层的第 一部分内的第一单元部分的直径可以小于在叠层的第二部分内的第一单元柱的直径。
[0021 ] 叠层的第二部分可以包括叠层的中间。
[0022] 在叠层的第一部分内的第一单元柱的横截面可以具有比在叠层的第二部分内的 第一单元柱的横截面少的条纹（striation)。
[0023] 叠层的第三部分可以包括具有第三厚度的第三字线，其中第一厚度和第三厚度大 于第二厚度，其中叠层的第二部分插设在叠层的第一部分和叠层的第三部分之间，其中在 叠层的第一部分内的第一单元柱的横截面具有比在叠层的第二部分内的第一单元柱的横 截面少的条纹。
[0024] 第一部分可以包括与第一字线直接相邻的第一绝缘图案，第二部分可以包括与第 二字线直接相邻的第二绝缘图案，第二厚度与第二绝缘图案的厚度的比率不同于第一厚度 与第一绝缘图案的厚度的比率。
[0025] 第二部分可以包括每个具有第二厚度的多个第二字线以及每个具有相同的厚度 的多个第二绝缘图案。第二字线和第二绝缘图案中的至少一些可以位于叠层的中间。
[0026] 第二厚度与第二绝缘图案的厚度的比率可以大于1. 3。
[0027] 第一字线处的第一单元柱的直径小于第二字线处的第一单元柱的直径。
[0028] 在一些实施方式中，第二厚度与第二绝缘图案的厚度的比率小于第一厚度与第一 绝缘图案的厚度的比率。例如，第二厚度与第二绝缘图案的厚度的比率小于1.3。此外，第 一字线处的第一单元柱的横截面具有比第二字线处的第一单元柱的横截面少的条纹。
[0029] 在一些示例中，一种半导体器件包括：基板；叠层，包括垂直地堆叠在基板上的多 个字线和绝缘图案，相应的绝缘图案被夹设在相邻的字线之间；以及多个单元柱，垂直地延 伸穿过多个字线和绝缘图案的叠层，存储单元形成在单元柱和字线的交汇处。叠层的第一 部分可以包括具有第一厚度的第一字线和与第一字线直接相邻的第一绝缘图案，叠层的第 二部分可以包括具有第二厚度的第二字线和与第二字线直接相邻的第二绝缘图案，第二厚 度与第二绝缘图案的厚度的比率可以不同于第一厚度与第一绝缘图案的厚度的比率。
[0030] 叠层的第三部分可以包括具有第三厚度的第三字线和与第三字线直接相邻的第 三绝缘图案，叠层的第二部分可以插设在叠层的第一部分和叠层的第三部分之间，第一厚 度与第一绝缘图案的厚度的比率可以基本上等于第三厚度与第三绝缘图案的厚度的比率。
[0031] 第一厚度可以基本上等于第三厚度。
[0032] 第一厚度和第三厚度可以小于第二厚度。
[0033] 第二部分可以包括具有第二厚度的多个第二字线和具有第二厚度的多个第二绝 缘图案，第二字线和第二绝缘图案中的至少一些可以位于叠层的中间。
[0034] 第二厚度与第二绝缘图案的厚度的比率可以大于第一厚度与第一绝缘图案的厚 度的比率。
[0035] 第一字线处的第一单元柱的直径可以小于第二字线处的第一单元柱的直径。
[0036] 第二厚度与第二绝缘图案的厚度的比率大于1. 3。
[0037] 第二字线可以在叠层的中间。
[0038] 在一些示例中，第二厚度与第二绝缘图案的厚度的比率小于第一厚度与第一绝缘 图案的厚度的比率。第一字线处的第一单元柱的横截面可以具有比第二字线处的第一单元 柱的横截面少的条纹。此外，第二厚度与第二绝缘图案的厚度的比率可以小于1. 3。
[0039] 还公开用于制造这里描述的装置的方法和包括该装置的系统。

【专利附图】

【附图说明】
[0040] 考虑到附图以及伴随的详细描述，本发明构思将变得更加明显。
[0041]图1是示出根据本发明构思的一些实施方式的半导体器件的方框图；
[0042] 图2是示出图1中示出的半导体器件的存储单元阵列的示例的方框图；
[0043] 图3是示出根据本发明构思的一些实施方式的半导体器件的存储器块的透视图；
[0044] 图4A是示出图3的存储器块的实施方式的平面图；
[0045] 图4B是沿图4A的线Ι-Γ截取的截面图；
[0046] 图4C是图4B的部分'A'的放大图；
[0047] 图5A至10A、13A和14A是对应于图4A的平面图；
[0048] 图5B至10B、13B和14B是对应于图4B的截面图；
[0049] 图5C至10C、13C和14C分别是图5B至10B、13B和14C的部分'B'的放大图；
[0050] 图11是对应于图IOB的截面图；
[0051] 图12是示出字线之间的泄漏电流根据绝缘图案的厚度的图形；
[0052] 图15A是图14A的部分'C'的放大图；
[0053] 图15B是图14C的部分'D'的放大图并且是沿图15A的线ΙΙ-ΙΓ截取的截面图；
[0054] 图16A至16D是对应于图4C的放大图以示出图3的存储器块的其他的实施方式；
[0055] 图17是示出图3的存储器块的示例实施方式的截面图；
[0056] 图18A至18C是分别沿图17的线Α1-ΑΓ、A2-A2'和A3-A3'截取的平面图；
[0057]图19A至19C是分别沿图17的线Α1-ΑΓ、A2-A2'和A3-A3'截取的平面图；
[0058] 图20是示出包括根据本发明构思的实施方式的半导体器件的电子系统的示例的 示意方框图；
[0059] 图21是示出包括根据本发明构思的实施方式的半导体器件的存储器系统的示例 的示意方框图；以及
[0060] 图22是示出包括根据本发明构思的实施方式的半导体器件的信息处理系统的示 例的示意方框图。

【具体实施方式】
[0061] 从以下将参照附图更详细地描述的示范性实施方式，本发明构思的优点和特征以 及实现它们的方法将变得明显。然而，应当指出，本发明不限于以下的示例实施方式，可以 以各种形式实施。这些示例实施方式仅是示例，许多实施方式和变化是可能的，不需要在这 里提供细节。还应该强调，本公开提供备选的示例的细节，但是这样的备选的列出不是穷举 的。此外，各个示例之间地细节的任何一致性不应当被解释为要求这样的细节，难以列出对 于这里描述的每个特征的每个可能的变化。权利要求的语言应当在确定本发明的要求时被 参考。
[0062]在附图中，为了清晰，层和区域的厚度可以被夸大。相同的附图标记始终指代相同 的元件。根据这里描述的各个实施方式的器件以及形成器件的方法可以在微电子器件诸如 集成电路中实施，其中根据这里描述的各个实施方式的多个器件被集成在相同的微电子器 件中。因此，这里示出的截面图（即使在单个方向或取向上示出）可以在微电子器件中存 在于不同的方向或取向（其不需要是直角的或如同在描述的实施方式中所阐述的）。因此， 包含根据这里描述的各个实施方式的器件的微电子器件的平面图可以包括呈阵列和/或 具有取向的二维图案的多个器件，其可以根据微电子器件的功能性或其他的设计考虑。这 里示出和/或截面图提供用于根据这里描述的各个实施方式的多个器件的支持，该多个器 件在平面图中沿两个不同的方向延伸和/或在透视图中在三个不同的方向延伸。例如，当 单个有源区在器件/结构的截面图中示出时，器件/结构可以包括多个有源区和/或晶体 管结构（和/或存储单元结构、栅结构等，如情况所需），它们可以具有各种取向。
[0063]这里使用的术语仅是为了描述特定实施方式的目的而不意在限制本发明。当在这 里使用时，单数术语"一"和"该"旨在也包括复数形式，除非上下文另外清楚地指示。当在 这里使用时，术语"和/或"包括一个或多个所列相关项目的任意和所有组合。将理解，当 称一个元件"连接"或"联接"到另一元件时，它可以直接连接或联接到另一元件，或者还可 以存在插入的元件。用于描述元件之间的关系的其他词语应当以类似的方式解释（例如， "在...之间"与"直接在...之间"、"相邻"与"直接与...相邻"等）。
[0064]类似地，将理解，当称一个元件诸如层、区域或基板在另一元件"上"时，它可以直 接在另一元件上，或者还可以存在插入的元件。相反，术语"直接"表示不存在插入的元件。 将进一步理解的是，术语"包括"和/或"包含"，当在这里使用时，指定了所述特征、整体、 步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元 件、组件和/或其组合的存在或增加。
[0065]还将理解，尽管这里可以使用术语第一、第二、第三等来描述不同的元件，但是这 些元件不应受到这些术语限制。这些术语仅用于将一个元件与另一个元件区别开。因此，在 一些实施方式（或权利要求）中的第一元件能够在其他的实施方式中被称为（或要求为） 第二元件，而没有背离本发明的教导。这里说明和示出的本发明构思的各方面的示范性实 施方式包括它们的互补对应物。相同的附图标记或相同的参考指示符在说明书始终表示相 同的元件。
[0066] 而且，这里参照截面图和/或平面图描述了示范性实施方式，这些图可以是理想 化的示范性图示。因此，由例如制造技术和/或公差引起的图示形状的偏差将是可能发生 的。因此，示范性实施方式不应被解释为限于这里示出的区域的形状而是可以包括由例如 制造引起的形状偏差。例如，示出为矩形的蚀刻区域将通常具有倒圆或弯曲的特征。因此， 附图所示的区域在本质上是示意的，它们的形状可以没有示出器件的区域的实际形状。 [0067]在本发明构思的说明书中，元件或特征"随着自基板的高度的增加而非单调地改 变"的概念指的是元件或特征诸如元件的尺寸（例如，宽度、厚度、距离或直径等）并不随着 自基板的高度增大而一致地改变（例如，增大或减小）。例如，元件的尺寸可以减小然后增 大，或增大然后减小，或随着自基板的高度增大而振荡。
[0068] 为便于描述这里可以使用诸如"在…之下"、"在...下面"、"下"、"在…之上"、"上" 等空间关系术语以描述如附图所示的一个元件或特征与另一个（些）元件或特征之间的关 系。应当理解，空间关系术语旨在概括除附图所示取向之外器件在使用或操作中的器件的 不同取向。例如，如果附图中的器件翻转过来，被描述为"在"其他元件或特征"之下"或"下 面"的元件将会在其他元件或特征的"上方"。因此，示范性术语"在...下面"就能够涵盖 之上和之下两种取向。器件可以采取其他取向（旋转90度或在其他取向），这里所用的空 间关系描述符被相应地解释。
[0069] 除非另行定义，这里使用的所有术语（包括技术术语和科学术语）都具有本发明 构思所属领域内的普通技术人员所通常理解的同样的含义。还将理解的是，诸如通用词典 中所定义的术语，除非这里加以明确定义，否则应当被解释为具有与它们在相关领域的语 境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。
[0070] 在下文，将详细地描述本发明构思的实施方式。
[0071] 图1是示出根据本发明构思的一些实施方式的半导体器件的方框图。参照图1，半 导体器件可以包括存储单元阵列10、地址解码器20、读/写电路30、数据输入/输出（I/O) 电路40以及控制逻辑电路50。
[0072] 图1的存储单元阵列10通过多个字线WL连接到地址解码器20并通过位线BL连 接到读/写电路30。存储单元阵列10包括多个存储单元。例如，存储单元阵列10的每个 存储单元可以存储一位数据或多位的数据。
[0073] 图1的地址解码器20通过字线WL连接到存储单元阵列10。地址解码器20可以 通过控制逻辑电路50操作。地址解码器20可以从外部系统接收地址信号ADDR。地址解码 器20解码接收的地址信号ADDR的行地址信号以选择多个字线WL中的对应的字线。另外， 地址解码器20解码接收的地址信号ADDR的列地址信号然后传输解码的列地址信号到读/ 写电路30。地址解码器20可以包括已知的部件诸如行解码器、列解码器和地址缓冲器。
[0074] 图1的读/写电路30通过位线BL连接到存储单元阵列10并通过数据线DL连接 到数据I/O电路40。读/写电路30可以通过控制逻辑电路50操作。读/写电路30配置 为从地址解码器20接收解码的列地址信号。读/写电路30通过使用解码的列地址选择位 线BL中的一个。例如，读/写电路30从数据I/O电路40接收数据并将接收的数据写入到 存储单元阵列10中。读/写电路30从存储单元阵列10读出数据并将读出的数据传输到 数据I/O电路40。读/写电路30可以从存储单元阵列10的第一存储区读出数据并可以将 读出的数据写入到存储单元阵列10的第二存储区中。例如，读/写电路30可以配置为进 行回拷操作。
[0075] 读/写电路30可以包括页缓冲器（或页寄存器）和列选择电路。页缓冲器可以 存储对应于要被写入到存储单元阵列的页或从该页读取的数据的页数据。页数据可以包括 m位数据，其中m=nX操作地连接到字线WL的存储单元的数目，其中η是等于或大于一的 整数。读/写电路30可以包括例如包含感测放大器、写驱动器和列选择电路的部件。
[0076] 图1的数据I/O电路40通过数据线DL连接到读/写电路30。数据I/O电路40 通过控制逻辑电路50操作。数据I/O电路40配置为与外部系统交换数据DATA。数据I/O 电路40配置为通过数据线DL将从外部系统传输的数据DATA传输到读/写电路30。数据 I/O电路40配置为通过数据线DL将从读/写电路30传输的数据DATA输出到外部系统。 例如，数据I/O电路40可以包括诸如数据缓冲器的部件。
[0077] 控制逻辑电路50可以连接到地址解码器20、读/写电路30和数据I/O电路40。 控制逻辑电路50配置为控制半导体器件的操作。控制逻辑电路50可以响应于从外部系统 传输的控制信号CTRL而操作。
[0078] 图2是示出图1所示的半导体器件的存储单元阵列10的示例的方框图。参照图 2,本示例的存储单元阵列10可以包括多个存储器块BLKl至BLKn。存储器块BLKl至BLKn 的每个可以具有三维（3D)结构（或垂直结构）。例如，存储器块BLKl至BLKn的每个可以 包括在垂直方向上延伸的多个单元串。
[0079] 图3是示出根据本发明构思的一些实施方式的半导体器件的存储器块的部分的 透视图。
[0080] 参照图3,提供基板110。基板110可以具有第一导电类型（例如，P型）。缓冲电 介质层122可以提供在基板110上。缓冲电介质层122可以是硅氧化物层。绝缘图案125 和水平电极可以提供在缓冲电介质层122上。水平电极可以彼此垂直地间隔开，绝缘图案 125位于其间。
[0081] 水平电极可以包括下选择线LSL、第一至第八字线WLl至WL8和上选择线USL。绝 缘图案125可以包括硅氧化物。缓冲电介质层122可以比绝缘图案125薄。水平电极可以 包括掺杂的硅、金属（例如，钨）、金属氮化物（例如，钛氮化物）、金属硅化物或其任何组 合。在一些实施方式中，每个水平电极可以包括例如阻挡层和在阻挡层上的金属层。阻挡 层可以包括金属氮化物（例如，钛氮化物），金属层可以包括例如钨。
[0082] 绝缘图案125和水平电极可以构成栅结构G。栅结构G可以沿第一方向Dl水平地 延伸。多个栅结构G可以提供在基板110上。栅结构G可以在交叉第一方向Dl的第二方 向D2上彼此面对。上选择线USL可以在第二方向D2上彼此分离并可以在第一方向Dl上 延伸。在图3中，多个上选择线USL和一个下选择线LSL设置在单个栅结构G中。然而，本 发明构思不限于此。
[0083] 在第一方向Dl上延伸的隔离区121可以提供在彼此相邻的栅结构G之间。公共 源极线CSL提供在基板110中分别在隔离区121下面。公共源极线CSL可以彼此间隔开并 可以沿第一方向Dl在基板110中延伸。公共源极线CSL可以具有不同于第一导电类型的 第二导电类型（例如，N型）。与图3中示出的实施方式不同，公共源极线CSL可以是提供 在基板110和下选择线LSL之间并在第一方向Dl上延伸的线形图案。
[0084] 多个单元柱PL可以贯穿水平电极LSUWLl至WL8和USL并可以连接到基板110。 每个单元柱PL可以具有从基板110向上地延伸的轴（例如，在第三方向D3上延伸）。单元 柱PL的第一端可以连接到基板110,单元柱PL的第二端可以连接到在第二方向D2上延伸 的互连。互连可以包括彼此相邻并在第二方向D2上延伸的第一互连BLl和第二互连BL2。
[0085] 联接到单个上选择线USL的多个单元柱PL可以布置成Z字形、交错和/或矩阵形 式。多个单元柱PL可以包括联接到相同的上选择线USL的第一单元柱PLl和第二单元柱 PL2。第一单元柱PLl可以最靠近隔离区121，第二单元柱PL2可以与第一单元柱PLl相比 离隔离区121较远。第二单元柱PL2可以在第一方向Dl和第二方向D2上从第一单元柱 PLl偏移。每个第一单元柱PLl和每个第二单元柱PL2可以通过导电图案136和接触138 分别连接到第一互连BLl和第二互连BL2。
[0086] 多个单元串可以提供在互连（这里，BLl和BL2)和公共源极线CSL之间。互连 BLl和BL2可以是闪速存储器件的位线。一个单元串可以包括连接到互连BLl和BL2之一 的上选择晶体管、连接到公共源极线CSL的下选择晶体管以及在上选择晶体管和下选择晶 体管之间的多个垂直存储单元。下选择线LSL可以对应于下选择晶体管的下选择栅极。字 线WLl至WL8可以对应于多个垂直存储单元的单元栅极（当垂直存储单元是存储单元晶体 管诸如NAND闪速存储单元晶体管时）。上选择线USL可以对应于上选择晶体管的上选择栅 极。每个单元柱PL可以包括多个垂直地堆叠的存储单元。下选择栅极可以是闪速存储器 件的接地选择栅极或接地选择线。上选择栅极可以是闪速存储器件的串选择栅极或串选择 线。
[0087] 数据存储元件130可以提供在每个单元柱PL和每个字线WLl至WL8之间。在图3 中，数据存储元件130设置在字线WLl至WL8和绝缘图案125中对应的那些与单元柱PL之 间。在一些实施方式中，数据存储元件130的至少一部分可以延伸以设置在每个单元柱PL 和绝缘图案125之间。栅绝缘层（例如，代替数据存储元件130)可以提供在上和下选择线 USL和LSL的每个与每个单元柱PL之间。对可在这里描述的实施方式中实施的NAND闪速 存储器中的字线、位线、选择线、公共源极线等以及它们的操作与功能（例如，用于写入、读 取或编程）的进一步描述可以在美国专利No. 8514625和5473563中找到，两者通过引用全 部结合于此。
[0088] 图4A是示出图3的存储器块的实施方式的平面图，图4B是沿图4A的线Ι-Γ截 取的截面图。图4C是图4B的部分'A'的放大图。在图4A中，为了简化附图，数据存储元 件没有被示出。
[0089] 参照图4A、4B和4C，隔离区121可以用隔离绝缘层120填充。隔离绝缘层120可 以是硅氧化物层。
[0090] 单元柱PL可以是半导体柱。每个单元柱PL可以具有实心圆柱形状或空心圆柱形 状（例如，通心粉形状或管状结构）。具有管状形状的单元柱PL的内部区域可以用填充绝 缘层137填充。填充绝缘层137可以由硅氧化物层形成。导电图案136可以提供在每个单 元柱PL的一端上。漏极区D可以提供在单元柱PL的与导电图案136接触的一个端部中。
[0091] 数据存储元件130可以包括邻近于每个单元柱PL的隧道绝缘层132、邻近于每个 字线WLl至WL8的阻挡绝缘层134以及在隧道绝缘层132和阻挡绝缘层134之间的电荷存 储层133,如图4C所示。隧道绝缘层132可以包括硅氧化物层。阻挡绝缘层134可以包括 高k电介质层（例如，铝氧化物层或铪氧化物层）。阻挡绝缘层134可以是由多个薄层组 成的多层。例如，阻挡绝缘层134可以包括硅氧化物层、铝氧化物层和/或铪氧化物层。如 图15B所示，阻挡绝缘层134可以包括例如顺序地堆叠的硅氧化物层134a和高k电介质层 134b。电荷存储层133可以是电荷捕获层或包括导电的纳米颗粒的绝缘层。电荷捕获层可 以包括例如硅氮化物层。
[0092] 数据存储元件130的至少一部分可以延伸以设置在每个字线WLl至WL8与绝缘图 案125之间。数据存储元件130的另一部分可以延伸以设置在每个单元柱PL与绝缘图案 125之间。例如，在图4C中，阻挡绝缘层134可以设置在每个字线WLl至WL8与绝缘图案 125之间。例如，在图4C中隧道绝缘层132和电荷存储层133可以设置在每个单元柱PL与 绝缘图案125之间。
[0093] 保护层131可以提供在电荷存储层133和每个绝缘图案125之间。保护层131可 以是硅氧化物层。
[0094] 根据本发明构思，字线WLl至WL8的每个的厚度Lg可以对应于每个单元栅极的长 度。栅极间电介质层150可以提供在相邻的字线WLl至WL8之间。栅极间电介质层150和 字线WLl至WL8可以交替地堆叠。每个栅极间电介质层150包括绝缘图案125中的一个。 每个栅极间电介质层150还可以包括图4C中的一对阻挡绝缘层134。栅极间电介质层150 之一的厚度对应于相邻字线WL之间的距离Ls。垂直存储单元的节距可以是厚度Lg和距离 Ls之和。
[0095] 根据本发明构思的一些实施方式，字线WLl至WL8的每个的厚度Lg大于字线之间 的距离Ls(S卩，栅极间电介质层150的厚度）。厚度Lg与距离Ls的比率（Lg/Ls)可以在约1.0至约1.4的范围内。具体地，厚度Lg与距离Ls的比率（Lg/Ls)可以在约1.2至1.4的 范围内。例如，字线WLl至WL8的每个的厚度Lg可以等于或大于约35nm。例如，字线WLl 至WL8的厚度中的最小厚度可以小于42nm，诸如在35nm至42nm的范围内。每个栅极间电 介质层150的厚度（即Ls)可以等于或大于27nm。
[0096] 在下文将描述根据本发明构思的一些实施方式的制造半导体器件的方法。图5A 至10A、13A和14A是对应于图4A的平面图。图5B至10B、13B和14B是对应于图4B的截面 图。图5C至10C、13C和14C分别是图5B至10B、13B和14B的部分'B'的放大图。图15A 是图14A的部分'C'的放大图。图15B是图14C的部分'D'的放大图并且是沿图15A的线 Π-ΙΙ'截取的截面图。
[0097] 参照图5A至5C，提供基板110。基板110可以具有第一导电类型（例如，P型）。 缓冲电介质层122可以形成在基板110上。缓冲电介质层122可以例如是硅氧化物层。缓 冲电介质层122可以通过例如热氧化工艺形成。牺牲层123和绝缘层124可以提供为交替 地堆叠在缓冲电介质层122上。最上的绝缘层的厚度可以大于其他的绝缘层的厚度。绝缘 层124可以例如是硅氧化物层。牺牲层123可以包括具有不同于缓冲电介质层122和绝缘 层124的湿蚀刻特性的材料。例如，每个牺牲层123可以包括硅氮化物层、硅氮氧化物层、 多晶硅层或多晶硅锗层。牺牲层123和绝缘层124可以通过例如化学气相沉积（CVD)方法 形成。
[0098] 牺牲层123和绝缘层124的厚度以及层123和124的厚度的比率可以获得如参照 图4C描述的字线WLl至WL8的厚度Lg和字线WLl至WL8之间的距离Ls。
[0099] 参照图6A至6C，单元孔H形成为穿透绝缘层124、牺牲层123和缓冲电介质层122。 单元孔H暴露基板110。
[0100] 参照图7A至7C和8A至8C，单元柱PL分别形成在单元孔H中。将更详细地描述 单元柱PL的形成工艺。
[0101]参照图7A至7C，保护层131形成在单元孔H的侧壁上。保护层131可以是硅氧化 物层。电荷存储层133形成在保护层131上。电荷存储层133可以是电荷捕获层或包括导 电的纳米颗粒的绝缘层。例如，电荷捕获层可以包括硅氮化物层。隧道绝缘层132形成在 电荷存储层133上。隧道绝缘层132可以是硅氧化物层。保护层132、隧道绝缘层132和电 荷存储层133可以通过原子层沉积（ALD)方法或CVD方法形成。
[0102] 第一子半导体层135a可以形成在隧道绝缘层132上。第一子半导体层135a被各 向异性地蚀刻以暴露基板110。因此，第一子绝缘层135a可以转变为在隧道绝缘层132的 内侧壁上的间隔物。第二子半导体层135b可以形成在第一子半导体层135a上。第二子半 导体层135b可以与基板110接触。第一和第二子半导体层135a和135b的每个可以通过 ALD方法或CVD方法形成。第一和第二子半导体层135a和135b的每个可以是非晶娃层。
[0103] 参照图8A至8C，热处理工艺可以被进行以将第一和第二子半导体层135a和135b 转变成半导体层135。半导体层135可以是多晶硅层或单晶层。
[0104] 半导体层135可以形成为部分地填充单元孔H，形成单元孔H内的管状结构。绝缘 材料137可以形成在管状的半导体层135内以完全地填充单元孔H。绝缘材料137和半导 体层135可以被平坦化以暴露最上的绝缘层。因此，具有用填充绝缘层137填充的空心圆 柱形状的单元柱PL可以分别形成在单元孔H中。单元柱PL可以是具有第一导电类型的半 导体层。与附图中示出的实施方式不同，半导体层135可以形成为填充单元孔H。在这种情 况下，填充绝缘层可以被省略。
[0105] 单元柱PL的顶端部分可以被凹进以低于绝缘层124中的最上的一个的上表面。导 电图案136可以分别形成在具有凹陷单元柱PL的单元孔H中。导电图案136可以包括掺 杂的多晶硅或金属。第二导电类型的掺杂剂离子可以被注入到导电图案136和凹陷单元柱 PL的上部中，从而形成漏极区D。例如，第二导电类型可以是N型。
[0106] 参照图9A至9C，绝缘层124、牺牲层123和缓冲电介质层122被依次图案化以形 成彼此间隔开的隔离区121。隔离区121在第一方向Dl上延伸并暴露基板110。所得到的 图案化的绝缘层124对应于绝缘图案125。在形成隔离区121之前或之后，绝缘层124/125 中的最上的一个和牺牲层123中的最上的一个可以被图案化以形成开口 127。开口 127可 以设置在隔离区121之间。开口 127可以在隔离区121之间在第一方向Dl上延伸，从而将 最上的牺牲层划分成两段。绝缘层（例如，硅氧化物层）可以填充开口 127。
[0107] 参照图IOA至10C，被隔离区121暴露的牺牲层123被选择性地除去以形成凹陷 区126。凹陷区126对应于牺牲层123被除去的区域。凹陷区126被单元柱PL和绝缘图 案125限定。如果牺牲层123包括硅氮化物层或硅氮氧化物层，则牺牲层123的去除工艺 可以使用包括磷酸的蚀刻溶液进行。保护层131的在单元柱PL的侧壁上的部分可以被凹 陷区126暴露。
[0108] 保护层131可以防止电荷存储层133被除去牺牲层123的蚀刻溶液损伤。被凹陷 区126暴露的保护层131可以被选择性地除去。如果保护层131是硅氧化物层，保护层131 可以通过例如包括氢氟酸的蚀刻溶液除去。因此，凹陷区126可以暴露部分的电荷存储层 133。
[0109] 期望牺牲层123和绝缘层124的叠层的总高度减小以便容易地形成上面描述的单 元孔H。因此，单元孔H的高宽比可以被减小以较好地蚀刻牺牲层123和绝缘层124的叠 层。牺牲层123和/或绝缘层124的厚度的减小可以降低叠层的总高度而没有减小堆叠的 层的数目。
[0110] 牺牲层123的厚度的减小可以导致参照图4C描述的字线WLl至WL8的每个的厚 度Lg的减小。因此，栅极的对应于字线WLl至WL8的每个的厚度Lg的长度会被减小从而 增大字线WLl至WL8的电阻。另外，牺牲层123的厚度的减小会在用导电层140填充凹陷 区126的工艺中导致各种问题。（见图13A至13C和14A至14C)
[0111] 绝缘层124的厚度的减小会导致参照图4C描述的字线WLl至WL8之间的距离Ls 的减小。如果字线WLl至WL8之间的距离Ls减小得过多，则绝缘层124不能承受施加在字 线WLl至WL8之间的WL电压。如果绝缘层124过薄，则击穿现象可能通过WL电压（例如， 约15V)而在绝缘层124中发生。因此，如果字线WLl至WL8之间的距离Ls过窄，则干扰和 /或泄漏电流可能在字线WLl至WL8之间发生使得错误可能发生在存储单元的读和/或写 操作中。另外，绝缘层124可能被由于在牺牲层123的去除工艺中的毛细管效应引起的机 械应力而变形。（见图11的附图标记E)此现象可能引起存储单元的缺陷和/或缺点。
[0112] 因此，牺牲层123的厚度和/或绝缘层124的厚度应当在图5A至5C中示出的工艺 中被适当地调整。牺牲层123和绝缘层124的叠层的总高度应当降低但是牺牲层123和/ 或绝缘层124的厚度具有下限。如图12所示，当绝缘层124的厚度等于或大于约26nm时， 泄漏电流相对小。
[0113] 参照图13A至13C，阻挡绝缘层134可以形成在凹陷区126中。阻挡绝缘层134可 以共形地形成在绝缘图案125的上表面和底表面上以及在电荷存储层133的在凹陷区126 中暴露的部分上。阻挡绝缘层134可以包括高k电介质层（例如，铝氧化物层或铪氧化物 层）。阻挡绝缘层134可以由多个薄层形成。例如，阻挡绝缘层134可以包括铝氧化物层和 硅氧化物层，铝氧化物层和硅氧化物层的堆叠次序和数目可以被不同地改变。阻挡绝缘层 134可以通过具有优良的台阶覆盖特性的ALD方法和/或CVD方法形成。
[0114] 参照图13A至13C、14A至14C、15A和15B，导电层140形成在阻挡绝缘层134上。 导电层140可以包括掺杂硅层、金属层、金属氮化物层和金属硅化物层中的至少一个。导电 层140可以通过CVD方法或ALD方法形成。在一些实施方式中，导电层140可以包括阻挡 层142和设置在阻挡层142上的金属层144。阻挡层142可以包括金属氮化物层（例如，钛 氮化物层）。例如，金属层144可以包括钨层。在其他的实施方式中，导电层140可以包括 多晶硅层和在多晶硅层上的硅化物层。在这种情况下，形成导电层140可以包括：形成多晶 硅层；除去多晶硅层的邻近于隔离区121的部分以凹进多晶硅层；在凹陷的多晶硅层上形 成金属层；热处理金属层；以及除去未反应的金属层。用于形成硅化物层的金属层可以包 括鹤、钦、钻或镇。
[0115] 将更详细地描述用导电层140填充凹陷区126的工艺。导电层140从隔离区121 提供到凹陷区126中。随着时间过去（图13A至13C-图14A至14C)，在远离隔离区121 的单元柱②之间的空间⑥用导电层140完全地填充之前，最靠近隔离区121的单元柱①之 间的空间@会被导电层140阻塞或填充。因此，空的区域S会在导电层140内产生。空的 区域S会连接到彼此而在一个方向上延伸（例如，第一方向Dl)。因此，凹陷区126中的导 电层140的垂直/水平厚度可以随着离隔离区121的距离增大而逐渐地减小。
[0116] 在这种情况下，会引起各种问题。第一，由导电层140形成的字线WLl至WL8的电 阻会增大。具体地，邻近于远离隔离区121的单元柱②的字线WLl至WL8的电阻会非常大。 因此，施加到数据存储元件的电压或电流会根据数据存储元件和隔离区121之间的距离而 改变。第二，绝缘图案125、数据存储元件130和/或单元柱PL会在随后的工艺期间被渗入 到空的区域S中和/或限制在空的区域S中的化学物损伤。
[0117] 参照图15A和15B，阻挡绝缘层134可以包括硅氧化物层134a和铝氧化物层134b。 渗入到空的区域S中和/或限制在空的区域S中的化学物可以穿过导电层140然后可以部 分地溶解阻挡绝缘层134。（见附图标记V。）例如，化学物可以是氟气。氟气可以从用于 形成导电层140的源材料（例如，WF6)产生。因此，字线WLl至WL8之间和/或单元柱PL 和字线WLl至WL8之间的电特性会恶化。另外，数据存储元件130的数据保持特性会恶化 并且会不均匀。降低空的区域S的尺寸和数目和/或除去空的区域S可以解决这些问题。
[0118] 凹陷区126的高度可以增加以便实现上述要求。因此，空的区域S的产生能够减 少并且在形成导电层140期间源材料能够容易地从凹陷区126除去到隔离区121。例如对 应于凹陷区126的牺牲层123的每个的厚度可以等于或大于35nm。具体地，具有约35nm或 更多的厚度的导电层140可以提供低电阻的字线WLl至WL8。
[0119] 再次参照图4A至4C，形成在凹陷区126之外的导电层140被除去以分别在凹陷区 126中形成水平电极。水平电极可以包括下选择线LSL、字线WLl至WL8和上选择线USL。 横向地彼此分离的两个上选择线USL可以被包括在一个栅结构中。两个上选择线USL可以 在第一方向Dl上延伸。
[0120] 形成在隔离区121中的导电层140可以被除去以暴露基板110。第二导电类型的 掺杂剂离子可以被重注入到暴露的基板110中以形成公共源极线CSL。
[0121] 隔离绝缘层120可以形成为填充隔离区121。布置在第二方向D2上的单元柱PL 可以共同地电连接到一个互连BLl或BL2。（见图3)根据本发明构思，字线的电导率、电绝 缘和/或数据保持特性能够通过调节字线WLl至WL8的厚度和字线WLl至WL8之间的栅极 间电介质层150的厚度而改善。
[0122] 图16A至16D是对应于图4C的放大图以示出图3的存储器块的其他的实施方式。
[0123] 参照图16A，构成数据存储元件130的隧道绝缘层132、电荷存储层133和阻挡绝 缘层134的全部可以形成在凹陷区126中。在这种情况下，可以不形成保护层131。单元 柱PL可以在图7A至7C和8A至8C的工艺中形成在单元孔H中而没有形成保护层131、电 荷存储层133和隧道绝缘层132。单元柱PL可以通过在单元孔H中沉积半导体层而形成。 此后，隧道绝缘层132、电荷存储层133和阻挡绝缘层134可以在图13A至13C的工艺中顺 序地形成在凹陷区126中。接下来，导电层140可以形成在阻挡绝缘层134上。
[0124] 在上面描述的结构中，栅极间电介质层150包括隧道绝缘层132、电荷存储层133、 阻挡绝缘层134、以及一个绝缘图案125。在此示例中，栅极间电介质层150的厚度Ls等于 一对数据存储元件130和一个绝缘图案125的厚度之和。
[0125] 参照图16B，电荷存储层133和阻挡绝缘层134可以形成在凹陷区126中。在图 7A至7C和8A至8C的工艺中，保护层131和隧道绝缘层132可以形成在单元孔H中然后单 元柱PL可以形成在单元孔H中。单元柱PL可以通过与参照图7A至7C和8A至8C描述的 工艺类似的方法形成。此后，电荷存储层133和阻挡绝缘层134可以在图13A至13C的工 艺中顺序地形成在凹陷区126中。随后，导电层140可以形成在阻挡绝缘层134上。
[0126] 在此结构中，栅极间电介质层150包括电荷存储层133、阻挡绝缘层134、以及一个 绝缘图案125。在此示例中，栅极间电介质层150厚度等于一对电荷存储层133、一对阻挡 绝缘层134以及一个绝缘图案125的厚度之和。
[0127] 参照图16C，构成数据存储元件130的隧道绝缘层132、电荷存储层133和阻挡绝 缘层134的全部可以形成在每个单元孔H中。保护层131、阻挡绝缘层134、电荷存储层133 和隧道绝缘层132在图7A至7C和8A至8C的工艺中顺序地形成在单元孔H中。单元柱PL可以形成在隧道绝缘层132上。单元柱PL可以通过与参照图7A至7C和8A至8C描述的 工艺类似的方法形成。此后，导电层140可以形成在凹陷区126中，诸如通过关于图13A至 13C描述的工艺。
[0128] 在此结构中，栅极间电介质层150包括绝缘图案125中的一个。栅极间电介质层 150的厚度Ls可以与绝缘图案125中的一个的厚度相同。
[0129] 参照图16D，数据存储元件130可以是可变电阻图案。可变电阻图案可以包括具有 可变电阻特性的一个或多个材料使得该材料的电阻可以改变。
[0130] 在一些实施方式中，数据存储元件130可以包括其电阻能够通过由电流经过与其 相邻的电极产生的热而改变的材料（例如，相变材料）。相变材料可以包括锑（Sb)、碲（Te) 和硒（Se)中的至少一个。例如，相变材料可以包括具有约20at%至约80at%的碲（Te)、约 5at%至约50at%的铺（Sb)以及锗（Ge)的硫族化物。另外，相变材料还可以包括包含氮 (N)、氧（0)、碳（C)、铋（Bi)、铟（In)、硼（B)、锡（Sn)、硅（Si)、钛（Ti)、铝（Al)、镍（Ni)、铁 (Fe)、镝（Dy)以及镧（La)中的至少一个的杂质。可变电阻图案可以由GeBiTe、InSb、GeSb 和GaSb的一个形成。
[0131] 在其他的实施方式中，数据存储元件130可以包括薄层结构，该薄层结构的电阻 能够使用经过该薄层结构的电流的自旋力矩转移而改变。数据存储元件130可以具有配置 为表现出磁阻特性的薄层结构。数据存储元件130可以包括至少一种铁磁材料和/或至少 一种反铁磁性材料。
[0132] 在另一些实施方式中，数据存储元件130可以包括钙钛矿化合物和过渡金属氧化 物中的至少一个。例如，数据存储元件130可以包括铌氧化物、钛氧化物、镍氧化物、锆氧化 物、钒氧化物、（Pr,Ca)MnO3 (PCMO)、锶钛氧化物、钡锶钛氧化物、锶锆氧化物、钡锆氧化物和 钡锶锆氧化物中的至少一个。
[0133] 如果数据存储元件130是可变电阻图案，则单元柱PL可以是导电柱。单元柱PL 可以由导电材料形成。例如，导电材料可以包括掺杂半导体、金属、导电的金属氮化物、硅化 物和纳米结构（例如，碳纳米管或石墨烯）中的至少一个。
[0134] 为了实现图16D的结构，保护层131和数据存储元件130在图7A至7C和8A至8C 的工艺中顺序地形成在单元孔H中。单元柱PL可以形成在数据存储元件130上。单元柱 PL可以使用导电材料的沉积工艺形成。此后，导电层140可以在图13A至13C的工艺中形 成在凹陷区126中。
[0135] 在此结构中，栅极间电介质层150包括绝缘图案125中的一个。在此示例中的栅 极间电介质层150的厚度Ls对应于绝缘图案125中的一个的厚度。
[0136]图17是示出图3的存储器块的示例实施方式的截面图。参照图17,字线WLl至 WL8可以包括靠近基板110的第一组Gl、远离基板110的第三组G3以及在第一组Gl和第 三组G3之间的第二组G2。第一组Gl、第二组G2和第三组G3可以分别对应于一个或多个 下字线、一个或多个中间字线和一个或多个上字线。每个垂直串的存储单元可以包括一个 或多个下存储单元、一个或多个中间存储单元和一个或多个上存储单元。至少一个组中的 每个字线的厚度与字线之间的距离（即，栅极间电介质层150的厚度）的比率可以不同于 其他的组中的比率。例如,一个组（例如,第二组G2)的每个字线的厚度与字线之间的距离 的比率（Lg/Ls)可以比另一个组或其他的组（例如，第一组Gl和/或第三组G3)的每个字 线的厚度与字线之间的距离的比率（Lg/Ls)大至少10%、至少20%或至少40%。较大的 Lg/Ls比率可以在具有较大直径的单元柱的位置处有益。在某些示例中，此较大的比率Lg/ Ls可以是1. 3或更大。在以上示例中，在一个组（例如，组G2)处的单元柱的部分可以具有 比另一个（些）组（例如，第一组Gl和/或第三组G3)处的单元柱的部分大的直径。在其 他的示例中，一个组（例如，第二组G2)的每个字线的厚度与字线之间的距离的比率（Lg/ Ls)可以比另一个组或其他的组（例如，第一组Gl和/或第三组G3)的每个字线的厚度与 字线之间的距离的比率（Lg/Ls)小至少10%、至少20%或至少40%。较小的Lg/Ls比率 可以在具有更多条纹的单元柱（其将在后文讨论）的位置处有益。在某些示例中，此较小 的Lg/Ls可以是1.3或更小。在此后面的示例中，在一个组（例如，组G2)处的单元柱的部 分可以具有比在另一个（些）组（例如，第一组Gl和/或第三组G3)处的单元柱的部分小 的直径。这里描述的不同的Lg/Ls比率可以通过提供Lg和Ls的一个或两者的不同厚度而 获得，诸如将适当的组（如这里关于实施方式描述的）的字线厚度Lg改变大于10%、大于 20%或大于40%，或通过将适当的组（如这里关于实施方式描述的）的字线之间的距离Ls 改变大于10 %、或大于20 %或大于40 %。例如，第一组Gl和第三组G3的字线厚度Lg可以 小于或大于第二组的字线厚度Lg。例如，第一组Gl的字线厚度Lg可以基本上等于第三组 G3的字线厚度Lg。
[0137] 图18A至18C是根据一个示范性实施方式分别沿图17的线Α1-ΑΓ、A2-A2'和 A3-A3'截取的平面图。为了方便和附图的简单，仅单元柱PL在图18A至18C中示出。沿线 Α1-ΑΓ、Α2-Α2'和A3-A3'截取的平面图分别对应于第一组G1、第二组G2和第三组G3。每 个单元柱PL可以根据单元柱PL的高度分为下部PLa、中间部分PLb和上部PLc，对应于所 述组。
[0138] 参照图18A至18C，条纹可以在特定的组中的单元柱的圆周上产生。单元柱可以 在对应有条纹的位置处具有不均匀的直径。条纹可以由在蚀刻气体和牺牲层/绝缘层的反 应中和在蚀刻气体和反应副产物的反应中的不均匀性引起。条纹可以更多地产生在对应于 例如第二组G2的单元孔H的位置处。因此，中间部分PLb的条纹可以大于下部PLa和上部 PLc的条纹。在其有条纹的位置处的单元柱可以具有比在其没有条纹（或具有较少的条纹） 的位置处的单元柱大的表面面积（或大的绕其圆周的距离）。例如，这里描述的实施方式中 的任何的条纹差异可以导致单元柱的对应部分的圆周长度相差大于5%或大于10%。
[0139] 图19A至19C是根据另一个示范性实施方式分别沿图17的线Α1-ΑΓ、A2-A2'和 A3-A3'截取的平面图。为了方便和附图的简单，仅单元柱PL在图19A至19C中示出。参照 图19A至19C，特定组的在一高度处的单元孔H的尺寸可以不同于其他组的那些。例如，弯 曲现象可能在第二组G2的在一高度处的单元孔H中发生。因此，中间部分PLb的直径可以 大于下部PLa和上部PLc的直径。例如，单元柱的各部分的直径可以相差大于10%或大于 20%。例如，中间部分PLb的直径可以比下部PLa和/或上部PLc的直径大10%或大20%。
[0140] 条纹和弯曲会引起单元柱PL根据组的不均匀性，使得单元特性的波动会增大。
[0141] 至少一个组中的字线的厚度Lg与字线之间的距离Ls(S卩，栅极间电介质层150的 厚度Ls)的比率（Lg/Ls)可以不同于其他组中的比率。使比率Lg/Ls不同可以解决否则可 能发生或较大程度地发生的单元特性的不均匀性。例如，发生在第二组G2中的条纹和/或 弯曲可以通过提供第二组G2的比率（Lg2/Ls2)不同于第一和第三组Gl和G3的比率（Lgl/Ls2和Lg3/Ls3)来解决。
[0142] 在一些实施方式中，如果弯曲发生，则单元孔H的直径会相对地增大使得单元柱 PL之间的距离会减小。此现象会使得参照图13A至13C和14A和14C描述的导电层的置换 工艺更加困难。例如，可能导致上述的空的区域S的发生和阻挡绝缘层的损伤。这些问题 能够通过增大其中发生弯曲现象的组中的与字线WLl至WL8的厚度相对应的凹陷区126的 厚度（即，牺牲层的厚度）而改善。换句话说，空的区域S的发生能够被防止或减小以减少 阻挡绝缘层的损伤。因此，其中发生弯曲现象的组的比率（Lg/Ls)会增大。
[0143] 在其他的实施方式中，如果产生条纹，则设置在不同高度的单元之间的电干扰会 增加。此问题能够通过增大在其中产生条纹的组中的字线之间的距离Ls(即，栅极间电介 质层150的厚度Ls)来解决。因此，其中产生条纹的组中的比率（Lg/Ls)可以减小。
[0144] 在另一些实施方式中，特定组的编程速度可以不同于其他组的编程速度。类似地， 特定组的单元的阈值电压Vth可以不同于其他组的单元的阈值电压。在这些情况下，可以 调整上面描述的比率（Lg/Ls)。例如，如果特定组的编程速度比其他组的快，则特定组中的 字线之间的距离Ls(S卩，栅极间电介质层150的厚度Ls)可以制作得相对较小。因此，特定 组中的字线之间的干扰可以被增加以降低特定组的编程速度。因而，全部组的编程速度能 够基本上是均一的。在这种情况下，特定组的比率（Lg/Ls)可以小于其他组的。
[0145] 如上所述，字线WLl至WL8的厚度Lg和/或字线WLl至WL8之间的距离Ls可以 随着自基板110的高度增大而沿单元柱PL非单调地改变。例如，字线的厚度Lg可以在单 元柱PL的直径相对大的位置处相对较大。例如，字线之间的距离Ls可以在单元柱PL的直 径的不均匀性相对大的位置处相对较大。
[0146] 图20是示出包括根据本发明构思的实施方式的半导体器件的电子系统的示例的 示意方框图。
[0147] 参照图20,根据本发明构思的实施方式的电子系统1100可以包括控制器1110、输 入/输出（I/O)单元1120、存储器件1130、接口单元1140和数据总线1150。控制器1110、 I/O单元1120、存储器件1130和接口单元1140中的至少两个可以通过数据总线1150联接 到彼此。数据总线1150可以对应于数据通过其传输的路径。存储器件1130可以包括根据 本发明构思的实施方式的半导体器件中的至少一个。
[0148] 控制器1110可以包括微处理器、数字信号处理器、微型控制器、和具有与其中任 一个类似的功能的其他逻辑器件中的至少一个。I/O单元1120可以包括键区、键盘和/或 显示单元。存储器件1130可以储存数据和/或命令。接口单元1140可以传输电数据到通 信网络或可以从通信网络接收电数据。接口单元1140可以被无线地或通过电缆操作。例 如，接口单元1140可以包括用于无线通信的天线或用于电缆通信的收发器。尽管在附图中 没有示出，但是电子系统1100还可以包括快速动态随机存取存储器（DRAM)器件和/或快 速静态随机存取存储器（SRAM)器件，它们用作用于改善控制器1110的运行的高速缓冲存 储器。
[0149] 电子系统1100可以应用于个人数字助理（PDA)、便携式计算机、上网本、无线电 话、移动式电话、数字音乐播放器、存储卡或其他电子产品。其他的电子产品可以无线地接 收或传输信息数据。
[0150] 图21是示出包括根据本发明构思的实施方式的半导体器件的存储系统的示例的 示意方框图。
[0151] 参照图21，存储系统1200包括存储器件1210。存储器件1210可以包括根据上述 实施方式的半导体器件中的至少一个。另外，存储器件1210还可以包括其他类型的半导体 存储器件（例如，DRAM器件和/或SRAM器件）。存储系统1200可以包括控制主机和存储 器件1210之间的数据通信的存储器控制器1220。存储器件1210可以包括根据本发明构思 的实施方式的半导体器件中的至少一个。
[0152] 存储器控制器1220可以包括控制存储卡1200的整个操作的中央处理器 (CPU) 1222。此外，存储器控制器1220可以包括用作CPU1222的运行存储器的SRAM器件 1221。而且，存储器控制器1220还可以包括主机接口单元1223和存储器接口单元1225。 主机接口单元1223可以配置为包括存储系统1200和主机之间的数据通信协议。存储器接 口单元1225可以将存储器控制器1220连接到存储器件1210。此外，存储器控制器1220还 可以包括错误检查和校正（ECC)块1224。ECC块1224可以检测并校正从存储器件1210读 出的数据的错误。尽管没有在附图中示出，但是存储系统1200还可以包括存储代码数据以 与主机对接的只读存储器（ROM)器件。存储系统1200可以用作便携式数据存储卡。可选 地，存储系统1200可以实现为用作计算机系统的硬盘的固态盘（SSD)。
[0153] 图22是示出包括根据本发明构思的实施方式的半导体器件的信息处理系统的示 例的示意方框图。
[0154] 参照图22,根据本发明构思的实施方式的闪速存储系统1310可以安装在信息 处理系统诸如移动设备或台式计算机中。根据本发明构思的实施方式的信息处理系统 1300可以包括通过系统总线760电连接到存储系统1310的调制解调器1320、中央处理器 (CPU) 1330、随机存取存储器（RAM) 1340和用户接口单元1350。闪速存储系统1310可以与 上述的存储系统基本上相同。闪速存储系统1310可以存储由CPU1330处理的数据或从信 息处理系统1300的外部输入的数据。这里，闪速存储系统1310可以实现为固态盘（SSD)。 在这种情况下，信息处理系统1300能够在存储器系统1310中可靠地存储大量数据。这种 可靠性的增加能够使存储系统1310保存用于错误校正的资源使得高速数据更换功能可以 被提供到信息处理系统1300。尽管没有在附图中示出，但是信息处理系统1300还可以包括 应用芯片组、照相机图像处理器（CIS)和/或输入/输出器件。
[0155] 另外，根据本发明构思的实施方式的半导体器件和存储系统可以使用各种封装技 术来封装。例如，根据上述实施方式的闪速存储器件和存储系统可以利用层叠封装（PoP) 技术、球栅阵列（BGA)技术、芯片级封装（CSP)技术、带引线的塑料芯片载体（PLCC)技 术、塑料双列直插式封装（PDIP)技术、窝伏尔组件中管芯封装（dieinwafflepack) 技术、晶圆式管芯（dieinwaferform)技术、板上芯片（COB)技术、陶瓷双列直插封装 (CERDIP)技术、塑料公制四方扁平封装（PMQFP)技术、塑料四方扁平封装（PQFP)技术、小 外形封装（SOIC)技术、收缩型小外形封装（SSOP)技术、薄小外形封装（TSOP)技术、薄四方 扁平封装（TQFP)技术、系统级封装（SIP)技术、多芯片封装（MCP)技术、晶圆级制造封装 (wafer-levelfabricatedpackage，WFP)技术和晶圆级处理堆叠封装（WSP)技术中的任 何一个来封装。
[0156] 根据本发明构思的实施方式，字线的厚度和/或字线之间的距离可以被适当地改 变以改善垂直存储单元的均匀性和可靠性。
[0157] 虽然已经参照示例实施方式描述了本发明构思，但是对于本领域技术人员将是明 显的，可以进行各种改变和修改而没有背离本发明构思的精神和范围。因此，应当理解，以 上实施方式不是限制性的，而是说明性的。因此，本发明构思的范围将由以下权利要求及其 等同物的最宽可允许解释来确定，而不应被以上描述限制或限定。
[0158] 本申请要求于2013年9月2日在韩国知识产权局提交的韩国专利申请 No. 10-2013-0105006的优先权，其公开内容通过引用整体结合于此。
【权利要求】
1. 一种半导体器件，包括： 基板； 叠层，包括垂直地堆叠在所述基板上的多个字线和绝缘图案，相应的所述绝缘图案被 夹设在相邻的所述字线之间；以及 多个单元柱，垂直地延伸穿过所述多个字线和绝缘图案的叠层，存储单元形成在所述 单元柱和所述字线的交汇处， 其中所述叠层的第一部分包括具有第一厚度的第一字线，所述叠层的第二部分包括具 有不同于所述第一厚度的第二厚度的第二字线。
2. 如权利要求1所述的半导体器件， 其中所述叠层的第三部分包括具有第三厚度的第三字线， 其中所述第三厚度和所述第一厚度小于所述第二厚度，并且 其中所述叠层的第二部分插设在所述叠层的第一部分和所述叠层的第三部分之间。
3. 如权利要求2所述的半导体器件，其中所述第三厚度等于所述第一厚度。
4. 如权利要求1所述的半导体器件，其中所述叠层包括堆叠在所述多个字线和绝缘图 案上的上选择线以及插设在所述基板与所述多个字线和绝缘图案之间的下选择线。
5. 如权利要求1所述的半导体器件，其中每个所述存储单元包括非易失性存储器晶体 管。
6. 如权利要求5所述的半导体器件， 其中每个单元柱包括导电芯， 其中每个所述存储器晶体管包括位于所述导电芯与对应的字线之间的电荷存储元件。
7. 如权利要求6所述的半导体器件，其中所述半导体器件是垂直NAND存储器件并且每 个单元柱形成所述垂直NAND的单元串。
8. 如权利要求1所述的半导体器件，其中在所述叠层的第一部分内的第一单元柱的直 径小于在所述叠层的第二部分内的第一单元柱的直径。
9. 如权利要求1所述的半导体器件， 其中所述叠层的第三部分包括具有第三厚度的字线， 其中所述第一厚度和所述第三厚度小于所述第二厚度， 其中所述叠层的第二部分插设在所述叠层的第一部分和所述叠层的第三部分之间，并 且 其中在所述叠层的第一部分内的第一单元部分的直径小于在所述叠层的第二部分内 的第一单元柱的直径。
10. 如权利要求9所述的半导体器件，其中所述叠层的第二部分包括所述叠层的中间。
11. 如权利要求1所述的半导体器件，其中在所述叠层的第一部分内的第一单元柱的 横截面具有比在所述叠层的第二部分内的第一单元柱的横截面少的条纹。
12. 如权利要求1所述的半导体器件， 其中所述叠层的第三部分包括具有第三厚度的第三字线， 其中所述第一厚度和所述第三厚度大于所述第二厚度， 其中所述叠层的第二部分插设在所述叠层的第一部分和所述叠层的第三部分之间，并 且 其中在所述叠层的第一部分内的第一单元柱的横截面具有比在所述叠层的第二部分 内的第一单元柱的横截面少的条纹。
13. 如权利要求12所述的半导体器件，其中所述叠层的第二部分包括所述叠层的中 间。
14. 如权利要求1所述的半导体器件， 其中所述第一部分包括与所述第一字线直接相邻的第一绝缘图案， 其中所述第二部分包括与所述第二字线直接相邻的第二绝缘图案， 其中所述第二厚度与所述第二绝缘图案的厚度的比率不同于所述第一厚度与所述第 一绝缘图案的厚度的比率。
15. 如权利要求14所述的半导体器件，其中所述第二部分包括每个具有第二厚度的多 个第二字线以及每个具有相同厚度的多个第二绝缘图案。
16. 如权利要求15所述的半导体器件，其中所述第二字线和第二绝缘图案中的至少一 些位于所述叠层的中间。
17. 如权利要求14所述的半导体器件， 其中所述叠层的第三部分包括具有第三厚度的第三字线和与所述第三字线直接相邻 的第三绝缘图案， 其中所述第一厚度和所述第三厚度小于所述第二厚度， 其中所述叠层的第二部分插置在所述叠层的第一部分和所述叠层的第三部分之间，并 且 其中所述第一厚度与所述第一绝缘图案的厚度的比率等于所述第三厚度与所述第三 绝缘图案的厚度的比率。
18. 如权利要求14所述的半导体器件，其中所述第二厚度与所述第二绝缘图案的厚度 的比率大于所述第一厚度与所述第一绝缘图案的厚度的比率。
19. 如权利要求18所述的半导体器件，其中所述第二厚度与所述第二绝缘图案的厚度 的比率大于1. 3,和 其中所述第一字线处的第一单元柱的直径小于所述第二字线处的第一单元柱的直径。
20. 如权利要求14所述的半导体器件，其中所述第二厚度与所述第二绝缘图案的厚度 的比率小于所述第一厚度与所述第一绝缘图案的厚度的比率。
21. -种半导体器件，包括： 基板； 叠层，包括垂直地堆叠在所述基板上的多个字线和绝缘图案，相应的所述绝缘图案被 夹设在相邻的所述字线之间；以及 多个单元柱，垂直地延伸穿过所述多个字线和绝缘图案的叠层，存储单元形成在所述 单元柱和所述字线的交汇处， 其中所述叠层的第一部分包括具有第一厚度的第一字线和与所述第一字线直接相邻 的第一绝缘图案， 其中所述叠层的第二部分包括具有第二厚度的第二字线和与所述第二字线直接相邻 的第二绝缘图案，并且 其中所述第二厚度与所述第二绝缘图案的厚度的比率不同于所述第一厚度与所述第 一绝缘图案的厚度的比率。
22. 如权利要求21所述的半导体器件， 其中所述叠层的第三部分包括具有第三厚度的第三字线和与所述第三字线直接相邻 的第三绝缘图案， 其中所述叠层的第二部分插设在所述叠层的第一部分和所述叠层的第三部分之间，并 且 其中所述第一厚度与所述第一绝缘图案的厚度的比率等于所述第三厚度与所述第三 绝缘图案的厚度的比率。
23. 如权利要求22所述的半导体器件，其中所述第一厚度和所述第三厚度小于第二厚 度。
24. 如权利要求22所述的半导体器件，其中所述第二部分包括具有所述第二厚度的多 个第二字线和具有所述第二厚度的多个第二绝缘图案，并且 其中所述第二字线和所述第二绝缘图案中的至少一些位于所述叠层的中间。
25. 如权利要求21所述的半导体器件，其中所述第二厚度与所述第二绝缘图案的厚度 的比率大于所述第一厚度与所述第一绝缘图案的厚度的比率。
【文档编号】H01L27/115GK104425512SQ201410443006
【公开日】2015年3月18日 申请日期:2014年9月2日 优先权日:2013年9月2日
【发明者】金兑炅, 薛光洙, 曹盛纯, 许星会, 姜真泰 申请人:三星电子株式会社