互补金属氧化物半导体器件及其制造方法

互补金属氧化物半导体器件及其制造方法
【专利摘要】本发明提供了一种互补金属氧化物半导体器件及其制造方法。在互补金属氧化物半导体器件中，缓冲层处于硅衬底上，包含第Ⅲ-Ⅴ主族材料的第一层处于缓冲层上。包含第Ⅳ主族材料的第二层处于缓冲层或硅衬底上，且第二层与第一层间隔开。
【专利说明】互补金属氧化物半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2013年9月6日在韩国知识产权局提交的韩国专利申请N0.10-2013-0107502的优先权，所述申请的全部内容通过引用的方式并入本文。

【技术领域】
[0003]本发明涉及互补金属氧化物半导体(CMOS)器件和/或其制造方法，更为具体地说，涉及在一个硅衬底上同时包括η型晶体管层和P型晶体管层的CMOS器件和/或其制造方法。

【背景技术】
[0004]已经有广泛研究来对利用化合物半导体的器件进行开发，该化合物半导体例如为第II1-V主族半导体材料。由于第II1-V主族化合物半导体材料的电子迁移率是硅(Si)的电子迁移率的约10倍至约13倍，因此第II1- V主族化合物半导体材料被用于互补金属氧化物半导体(CMOS)器件中的高速沟道，或者更适合应用于高效第II1- V主族太阳能电池。
[0005]以诸如InP、GaAs, GaSb和InSb等材料形成的第II1- V主族衬底被广泛用作生长第II1- V主族半导体材料的衬底。但是，第II1- V主族衬底相比硅衬底更昂贵，也更易在过程中损坏。另外，商用衬底的最大尺寸为大约6英寸，而第II1-V主族衬底很难制成大尺寸。为了克服这些问题，已经开发出使用硅衬底而非第II1- V主族衬底的半导体器件。
[0006]最近，人们对实现硅基光子集成电路技术的兴趣在增加。随着这一趋势，对于利用第II1- V主族化合物半导体材料来形成诸如发光二极管(LED)和激光二极管(LD)之类的光源、以及形成用于硅衬底上高速器件的晶体管的需求在增加。当第II1- V主族化合物半导体被集成在大尺寸硅衬底上时，已知的硅生产流程可以不做修改的套用，并且减少大量成本。
[0007]然而，由于第II1- V主族化合物半导体材料与硅衬底在晶格常数和热膨胀系数上的差异而产生了多种缺陷，并且由于这些缺陷使得第II1- V主族化合物半导体材料应用于器件受到限制。例如，当拥有比衬底更小晶格常数的半导体薄膜在生长时，由于压应力而可能出现位错；而当拥有比衬底更大晶格常数的半导体薄膜在生长时，由于拉应力而可能产生裂缝。


【发明内容】

[0008]至少一个示例实施例包括互补金属氧化物半导体(CMOS)器件，这些器件在一个硅衬底上同时包括η型晶体管层和P型晶体管层。
[0009]至少一个示例实施例包括制造CMOS器件的方法，这些器件在一个硅衬底上同时包括η型晶体管层和P型晶体管层。
[0010]其它的示例实施例将在接下来的描述中部分阐述，或者在某种程度上因描述而显而易见，或者可通过实践所述实施例而被了解。
[0011]根据一个示例实施例，一种制造互补金属氧化物半导体(CMOS)器件的方法包括:在硅衬底上形成缓冲层；在缓冲层上形成η型晶体管的材料层；刻蚀该η型晶体管的材料层来形成η型晶体管的第一层和第一图案；在第一层和第一图案上形成绝缘层；刻蚀绝缘层以形成用于选择性生长的第二图案；以及在第二图案中选择性地生长P型晶体管的第二层。
[0012]缓冲层可包括或者可由第II1- V主族材料形成，该第II1- V主族材料包含从组:铟(In)、镓(Ga)、铝(Al)中选出的至少一种，和从组:砷(As)、磷(P)、铺(Sb)中选出的至少一种。
[0013]缓冲层可包括或者由以下材料中的至少一种形成:InP、InAs> InSb、GaAs> GaP>GaSb、A1P、AlAs、AlSb、InAlAs、InGaP、GaAsP> InGaAsP 和 InGaAlAs0
[0014]缓冲层可用n型掺杂物掺杂。
[0015]缓冲层可包括至少一种第IV主族材料。
[0016]缓冲层可包括或者由以下材料中的至少一种形成:SiGe、GeSn和锗(Ge)。
[0017]第一层可包括或者由第II1- V主族材料形成。
[0018]第一层可包括或者由以下材料中的至少一种形成:InGaAs、InP、InSb、InGaSb>GaSb 和 InAs。
[0019]第二层可包括或者由第IV主族材料形成。
[0020]第二层可包括或者由Ge形成。
[0021]η型晶体管可包括η型金属氧化物半导体场效应晶体管(MOSFET)。
[0022]P型晶体管可包括P型MOSFET。
[0023]第一层和第二层可以是沟道层。
[0024]在第一图案形成过程中，材料层可被刻蚀以暴露出缓冲层的一部分。
[0025]在第一图案形成过程中，材料层可被刻蚀以暴露出硅衬底。
[0026]绝缘层可包括或由以下膜中的一种形成:氧化硅膜、氮化硅膜、氮氧化硅膜。
[0027]根据另一实施例，一种CMOS器件包括:娃衬底；位于娃衬底上的缓冲层；位于缓冲层上的η型晶体管的第一层；布置在缓冲层上或硅衬底上的P型晶体管的第二层，该第二层与第一层彼此分开；以及位于第一层和第二层之间的绝缘层。
[0028]至少有一个示例性实施例包括制造互补金属氧化物半导体(CMOS)器件的方法，该方法包括:在衬底上形成缓冲层；在缓冲层上形成第一材料层，第一材料层包括第II1- V主族材料；刻蚀第一材料层以形成第一层和第一图案；在第一层和第一图案上形成绝缘层；刻蚀绝缘层以形成第二图案；以及在第二图案中选择性地生长第二材料层，第二材料层包含第IV主族材料。

【专利附图】

【附图说明】
[0029]根据以下结合了附图的实施例的描述，这些和/或其他的实施例将变得显而易见和易于理解。
[0030]图1是示出了根据一个示例性实施例的互补金属氧化物半导体(CMOS)器件制造方法的流程图；
[0031]图2至图8是示出了根据一个示例性实施例的CMOS器件制造方法的剖视图；
[0032]图9至图15是示出了根据另一个示例性实施例的CMOS器件制造方法的剖视图；
[0033]图16至图23是示出了根据又一个示例性实施例的CMOS器件制造方法的剖视图；以及
[0034]图24是示出了将根据示例性实施例的CMOS器件提供在晶片上的示例的示意图。

【具体实施方式】
[0035]接下来，将参照附图对示例性实施例的互补金属氧化物半导体(CMOS)器件及其制造方法进行详细描述。在附图中，相同的附图标记表示相同的元件，并且为了清楚起见，元件的尺寸或厚度被放大。接下来描述的实施例仅作为示范，可在其中进行多种改变和修改。
[0036]需要注意到是，当一个元件被称为“在……上” “连接到” “耦合到”另一元件时，可能是指直接在……上、连接到、耦合到另一元件，或者存在中间元件。与之相反，当一个元件被称为“直接在……上” “直接连接到” “直接耦合到”另一元件，则不存在中间元件。本文所采用的术语“和/或”包括一个或多个相关所列项的任意和所有组合。而且，需要注意的是，当一层被称为在另一层“的下面”，它可以是直接在其下面，或者存在一个或更多中间层。另外，还需要注意的是当一层被称为在两层“之间”时，它可以是这两层之间唯一的一层，或者还存在一个或多个中间层。
[0037]需要注意的是，尽管会在本文使用术语“第一”、“第二”等以描述多个元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应被这些术语限制。这些术语仅用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。所以，以下所讨论的第一元件、第一组件、第一区域、第一层或第一部分可以被描述为第二元件、第二组件、第二区域、第二层或第二部分，而不脱离示例性实施例的指教。
[0038]在附图中，为了清楚起见，层和区域的尺寸因显示清晰度原因而被放大。相同的附图标记表示相同的元件。在整个说明书中相同的附图标记表示相同的组件。
[0039]会在本文使用诸如“在……的下方” “在……下面” “下方的” “在……的上方” “上方的”等空间相对术语，以便于描述一个元件或特征相对另一个(或多个)元件或特征如附图所示的关系。需要注意的是，空间相对术语旨在涵盖使用或操作中的器件在附图所示的指向之外的不同指向。例如，如果附图中的器件被翻转了，那么描述为在另一元件或特征“下面”或“下方”的元件将会被定位为在另一元件或特征的“上方”。因此，术语“在……下面”可涵盖在上方和在下方的朝向。器件也可以有其它的定位(旋转90度或其它指向)，并且应当相应地解释本文所使用的空间相对术语。
[0040]本文用到的术语只出于描述具体实施例的目的，其目的不作为对示例性实施例的限制。如本文用到的，单数形式“一”、“一个”和“该”将也包括复数形式，除非上下文明确表明不是这样。还需要注意的是，如果在本文使用来了术语“包括” “包含”等，其表示所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其他的特征、整体、步骤、操作、元件、组件和/或它们的组。
[0041]将参照剖视图在本文描述示例性实施例，这些剖视图是示例性实施例中理想实施例(和中间结构)的示意图。因此，由于某些原因，比如制造技术和/或容差，导致与示意图形状不同是完全正常的。所以，示例性实施例不应该被解读为局限于本文所示区域的特定形状，而应该包括诸如制造等原因造成的形状偏差。例如，图上显示为矩形的注入区域，通常在边缘处具有圆形或弧形的特征和/或注入浓度梯度，而非从注入区到非注入区的二元变化。同样的，通过注入形成的隐埋区可能会导致在隐埋区和注入发生的表面之间的区域有一些注入。因此，附图中显示的区域都是示意性的，它们的形状都不是为了显示区域的真实形状，也不是为了限制示例性实施例的范围。
[0042]除非另外规定，否则本文用到的所有术语(包括技术和科学术语)与本领域普通技术人员的理解具有相同的意思。还需要注意的是，这些术语，例如那些在常用词典中定义的术语，应该理解为具有与相关领域上下文相一致的含义，而不应以理想化或过于正式的意义去理解，除非本文明确地进行了限定。如本文中当在元件列表之前有诸如“……中的至少一个”之类的表述时，其修饰的是整个元件列表而非局限于一个特定的元件。
[0043]现在详细弓丨述实施例，实施例的示例以附图呈现，其中相同的附图标记始终表示相同的元件。在这点上，应该注意到这些例子可能有不同的形式，不应解读为局限于本文提及的描述。因此，下文通过参照示图描述的实施例仅用来解释本说明书的示例性实施例。
[0044]图1是根据示例性实施例示出互补金属氧化物半导体(CMOS)器件制造方法的流程图。
[0045]参照图1，根据示例性实施例，步骤SlO制备衬底，步骤S20在衬底上形成缓冲层。衬底可以是硅基衬底。例如，衬底可以是硅衬底。步骤S30在缓冲层上生长η型晶体管的第一层。例如，η型晶体管可以是η型金属氧化物半导体场效应晶体管(M0SFET)。步骤S40中η型晶体管的第一层经过刻蚀形成第一图案。第一图案可暴露缓冲层的一部分或者可暴露衬底的一部分。步骤S50中在η型晶体管的第一层和第一图案上堆叠一个绝缘层。步骤S60刻蚀绝缘层以形成用于选择性生长的第二图案。第二图案可以是用于选择性生长P型晶体管的第二层的图案。
[0046]步骤S70在第二图案中形成P型晶体管的第二层。例如，P型晶体管可以是P型M0SFET。η型晶体管的第一层可由具有高电子迁移率的材料形成，而P型晶体管的第二层可由具有闻空穴迁移率的材料形成。
[0047]本示例性实施例提供了一种可以在一个衬底上形成η型晶体管和P型晶体管二者的制造方法。
[0048]图2至图8示出了根据一个实施例的一种CMOS器件制造方法。参照图2，可在衬底10上形成缓冲层13，可在缓冲层13上形成η型晶体管的材料层15。衬底10可以是硅基衬底。另外，衬底10也可用P型或η型掺杂物进行掺杂。例如，衬底10可以是硅衬底，也可以是P型硅衬底。
[0049]例如，η型晶体管的材料层15可以用第II1- V主族材料形成，这将在以后描述。
[0050]例如，缓冲层13可以用与材料层15相同系列的第II1- V主族材料形成。例如，缓冲层13可以包括第II1- V主族材料，该第II1- V主族材料包含从以下组:铟(In)、镓(Ga)和铝(Al)中选出的至少一种，和从以下组:砷(As)、磷(P)和锑(Sb)中选出的至少一种。用于缓冲层13的第II1- V主族材料可以是两元素材料，三元素材料或四元素材料。例如，两元素材料可以是InP、InAs、InSb、GaAs、GaP、GaSb、AlP、AlAs或Al Sb。例如，三元素材料可以是InAlAs、InGaP或GaAsP。例如，四元素材料可以是InGaAsP或InGaAlAs。缓冲层13可以是η型材料层。另外，缓冲层13可以是掺杂了 η型掺杂物的层或是具有η型掺杂效应的层。例如，缓冲层13可以是η型InP层。缓冲层13可以减少衬底10与η型晶体管的材料层15之间的晶格常数差异和热膨胀系数差异，并且减少因所述差异产生的缺陷，从而来增加η型晶体管的材料层15的结晶度。
[0051]可选地，缓冲层13也可用与随后将要描述的P型晶体管的第二层25的材料相同系列的材料形成。例如，缓冲层13可用至少一种第IV主族材料形成。例如，缓冲层13可包含SiGe、GeSn和Ge中的至少一种。
[0052]例如，η型晶体管的材料层15可用第II1- V主族材料形成。例如，第II1- V主族材料可包括InGaAs、InP、InSb、InGaSb> GaSb和InAs中的至少一种。另外，η型晶体管的材料层15可以具有量子阱结构。可在η型晶体管的材料层15上进行湿法处理或原位退火来作为预处理。例如，η型晶体管可以是η型MOSFET。
[0053]参照图3，根据示例性实施例，η型晶体管的材料层15可被刻蚀以形成η型晶体管第一层17和第一图案18。例如，第一层17可以是η型晶体管的沟道层。
[0054]根据示例性实施例，第一图案18可暴露出缓冲层13的一部分。可使用光致抗蚀剂对η型晶体管的材料层15进行刻蚀。参照图4，可在η型晶体管的第一层17和缓冲层13的暴露区域上形成绝缘层20。绝缘层20可用氧化物膜、氮化物膜、氮氧化物膜形成。例如，绝缘层20可用氧化硅(S12)膜、氮化硅(SiNx)膜或氮氧化硅(S1xNy)膜形成。参照图5，绝缘层20可经过刻蚀以形成用于选择性生长的第二图案23。参照图6，可通过选择性生长在第二图案23中形成P型晶体管的第二层25。第二层25可生长为厚度小于、等于或大于第二图案23的深度。第二层25生长完成之后，其表面可经过平面化工艺来被平面化。例如，平面化工艺可以是化学机械抛光(CMP)工艺。在这里，平面化工艺并非强制性的，可以根据第二层25的表面状态选择性地进行。绝缘层20可用作选择性生长工艺中的掩膜。例如，形成第二层25的材料可包含第IV主族材料。例如，第二层25可以由锗(Ge)形成。第二层25可通过外延生长的方式生长。例如，第二层25可通过这样的方式形成:在例如400°C的低温中将锗生长至几十纳米，然后在例如600°C的高温中生长锗。此时，绝缘层20可用作掩膜。由于第一层17的表面被绝缘层20覆盖，所以第二层25可在缓冲层13的暴露区域上选择性生长。
[0055]参照图7，根据示例性实施例，图6中所得结构的表面可被平面化以暴露第一层17。例如，平面化可通过CMP工艺进行。因此，η型晶体管的第一层17和ρ型晶体管的第二层25都可在一个衬底10上形成。例如，用Ge材料选择性生长第二层25比用第II1- V主族材料选择性生长第一层17更加容易和简单。
[0056]参照图8,根据不例性实施例,第一源极SI和第一漏极Dl可以形成在第一层17的两侧。可选地，第一源极SI和第一漏极Dl可以彼此间隔地形成在第一层17的顶部。第二源极S2和第二漏极D2可形成在第二层25的两侧。可选地，第二源极S2和第二漏极D2可以彼此间隔地形成在第二层25的顶部。例如，第一源极S1、第二源极S2和第一漏极D1、第二漏极D2可通过注入完成。但是，示例性实施例不局限于此，源极和漏极可用多种其它方法形成。第一源极S1、第二源极S2和第一漏极D1、第二漏极D2可用导电材料形成，例如金属或合金。例如，第一源极S1、第二源极S2和第一漏极D1、第二漏极D2可以用Ti/Au合金或Ge/Au/Ni/Au合金形成。
[0057]根据示例性实施例，第一栅绝缘层30可形成在第一层17上，第二栅绝缘层40可形成在第二层25上。例如，第一栅绝缘层30、第二栅绝缘层40可包含A1203、S1x, SixNy、Sc2O3> AlN,Ga203>Gd2O3> AlxGa2(1_x)O3和MgO中的至少一种。但是，示例性实施例并不局限于此，第一栅绝缘层30和第二栅绝缘层40可包含通用晶体管中所使用的任何栅绝缘层材料。第一栅极Gl可形成在第一栅绝缘层30上，第二栅极G2可形成在第二栅绝缘层40上。可在第一栅极Gl两侧形成第一间隔物33。可在第二栅极G2两侧形成第二间隔物43。第一栅极G1、第一源极SI和第一漏极Dl可用多种金属或导电氧化物材料形成。另外，第一栅极G1、第一源极SI和第一漏极Dl可用相同的材料形成，也可用不同的材料形成。第二栅极G2、第二源极S2和第二漏极D2可用多种金属或导电氧化物材料形成。第二栅极G2、第二源极S2和第二漏极D2可用相同的材料形成，也可用不同的材料形成。由于第一栅绝缘层30和第二栅绝缘层40有很大的能带间隙，所以第一栅绝缘层30和第二栅绝缘层40可分别充当第一层17和第二层25各自的阻挡层。
[0058]参照图7，根据示例性实施例的CMOS器件包括衬底10、衬底10上的缓冲层13、以及布置在缓冲层上且彼此间隔的η型晶体管的第一层17和ρ型晶体管的第二层25。另外，绝缘层20可提供在第一层17和第二层25之间。因此，CMOS器件在一个衬底10上包括η型晶体管的第一层17和ρ型晶体管的第二层25 二者。
[0059]图9至图15是示出根据另一个示例性实施例的CMOS器件制造方法的剖视图。参照图9，缓冲材料层113可形成在衬底110上，η型晶体管的材料层115可形成在缓冲材料层113上。衬底110可以是硅基衬底。另外，衬底110也可用ρ型或η型掺杂物进行掺杂。例如，衬底110可以是娃衬底，也可以是P型娃衬底。
[0060]例如，η型晶体管的材料层115可由第II1- V主族材料形成。例如，缓冲材料层113可用与η型晶体管的材料层115相同系列的第II1- V主族材料形成。由于缓冲材料层113和η型晶体管的材料层115与参照图2至图8的缓冲层13和η型晶体管的材料层15由相同的材料形成，且所进行的操作也一样，所以这里省略具体的描述。
[0061]参照图10，根据示例性实施例，η型晶体管的材料层115和缓冲材料层113可经过刻蚀以形成η型晶体管的第一层117、缓冲层114和第一图案118。第一图案118可暴露出衬底110的一部分。参照图11，绝缘层120可形成在η型晶体管的第一层117和衬底110的暴露区域上。绝缘层120可由氧化物膜、氮化物膜、或氮氧化物膜形成。例如，绝缘层120可由氧化硅(S12)膜、氮化硅(SiNx)膜或氮氧化硅(S1xNy)膜形成。
[0062]参照图12，根据示例性实施例，绝缘层120可经过刻蚀以形成用于选择性生长的第二图案123。第二图案123可暴露出衬底110的一部分。参照图13，可通过选择性生长将P型晶体管的第二层125形成在第二图案123中。绝缘层120可用作选择性生长工艺中的掩膜。例如，形成第二层125的材料可包含第IV主族材料。例如，第二层125可以用锗(Ge)形成。由于第一层117的表面被绝缘层120覆盖，所以第二层125可在衬底110的暴露区域上选择性生长。
[0063]参照图14，根据示例性实施例，第一层117和第二层125的表面可经过平面化工艺进行平面化。因此，可在一个衬底I1上形成η型晶体管的第一层117和P型晶体管的第二层125 二者。例如，用单一材料选择性生长第二层125比用第II1- V主族化合物材料选择性生长第一层117更容易和简单。
[0064]参照图15,根据不例性实施例,第一源极Sll和第一漏极Dll可以形成在第一层117的两侧。可选地，第一源极Sll和第一漏极Dll可以彼此间隔地形成在第一层117的顶部。第二源极S12和第二漏极D12可形成在第二层125的两侧。第一间隔物133可形成在第一栅极Gll两侧。第二间隔物143可形成在第二栅极G12两侧。可选地，第二源极S12和第二漏极D12可以彼此间隔地形成在第二层125的顶部。第一栅绝缘层130可形成在第一层117上，第一栅极Gll可形成在第一栅绝缘层130上。第二栅绝缘层140可形成在第二层125上，第二栅极G12可形成在第二栅绝缘层140上。
[0065]参照图14，根据另一示例性实施例的CMOS器件中，可在衬底110上提供缓冲层114，可在缓冲层114上提供η型晶体管的第一层117，并且可在衬底110上与第一层117间隔开地提供P型晶体管的第二层125。另外，绝缘层120可提供在第一层117和第二层125之间。
[0066]图16至图23示出了根据另一个示例性实施例的CMOS器件的制造方法。
[0067]参照图16，根据示例性实施例，制备衬底210。参照图17，对衬底210进行刻蚀以形成第一图案212。参照图18，将缓冲层213和η型晶体管的材料层215形成在第一图案212中。参照图19，对η型晶体管的材料层215进行刻蚀以形成η型晶体管的第一层217和第二图案218。第二图案218可形成为暴露缓冲层213或暴露衬底210。图19示出了暴露缓冲层213的例子。
[0068]参照图20，根据示例性实施例，可在图19中得到的结构上形成绝缘层220。参照图21，绝缘层220可被刻蚀来形成第三图案223。第三图案223可以是用于选择性生长的图案。参照图22，ρ型晶体管的第二层225可在第三图案223中选择性生长。绝缘层220可用作选择性生长中的掩膜。参照图23，衬底210的表面、第一层217和第二层225可经过平面化工艺进行平面化。由于与图2和图8中使用相同表述语的组成部分是由图2和图8中相应组成部分相同的材料形成，并发挥相同的功能和操作，因此此处省略其具体描述。
[0069]经过以上过程，根据示例性实施例可在晶片的一个晶元中包含多个异质结外延结构。图24示出的例子中晶片300的一个晶元305中包括了第一区域310、第二区域320和第三区域330。例如，第一区域310可以是硅区域310，第二区域320可以是第II1- V主族化合物区域，第三区域330可以是锗区域。例如，可在第一区域310中提供光子器件，在第二区域320中提供η型晶体管，在第三区域330中提供ρ型晶体管。例如，光子器件可以是发光二极管(LED)、激光二极管(LD)或光电二极管(PD)。例如，η型晶体管和ρ型晶体管可用作支持光子器件发光或接收光操作的电子器件。另外以这种方式，光子器件集成以及电子与光子电路混合集成都成为可能。
[0070]需要注意的是，本文描述的示例性实施例都应被认为具有描述意义，而非出于限制目的。每个实施例中对特征或示例的描述应被认为可用于其他相似特征或示例。
[0071]虽然已参考示图的方式描述一个或多个示例性实施例，但本领域所属的技术人员需要注意到在形式或细节上做出的各种变化都不脱离示例性实施例的精神和范围，所述精神和范围通过权利要求限定。
【权利要求】
1.一种制造互补金属氧化物半导体器件的方法，所述方法包括步骤: 在硅衬底上形成缓冲层； 在所述缓冲层上形成η型晶体管的材料层； 对所述η型晶体管的所述材料层进行刻蚀以形成η型晶体管的第一层和第一图案； 在所述第一层和第一图案上形成绝缘层； 对所述绝缘层进行刻蚀以形成用于选择性生长的第二图案；以及 在所述第二图案中选择性地生长Ρ型晶体管的第二层。
2.根据权利要求1所述的方法，其中所述缓冲层由第II1- V主族材料形成，所述第II1- V主族材料包含铟(In)、镓(Ga)、铝(A1)中的至少一种以及砷(As)、磷(P)、铺(Sb)中的至少一种。
3.根据权利要求2所述的方法，其中所述缓冲层由InP、InAs、InSb、GaAs、GaP、GaSb、A1P、AlAs、AlSb、InAlAs、InGaP、GaAsP、InGaAsP 和 InGaAlAs 中的至少一种形成。
4.根据权利要求2所述的方法，其中所述缓冲层掺杂有η型掺杂物。
5.根据权利要求1所述的方法，其中所述缓冲层包含至少一种第IV主族材料。
6.根据权利要求5所述的方法，其中所述缓冲层由SiGe、GeSn和锗(Ge)中的至少一种形成。
7.根据权利要求1所述的方法，其中所述第一层由第II1- V主族材料形成。
8.根据权利要求1所述的方法，其中所述第一层由InGaAs、InP、InSb、InGaSb、GaSb和InAs中的至少一种形成。
9.根据权利要求1所述的方法，其中所述第二层由第IV主族材料形成。
10.根据权利要求9所述的方法，其中所述第二层由锗(Ge)形成。
11.根据权利要求1所述的方法，其中所述η型晶体管包括η型金属氧化物半导体场效应晶体管。
12.根据权利要求1所述的方法，其中所述ρ型晶体管包括ρ型金属氧化物半导体场效应晶体管。
13.根据权利要求1所述的方法，其中所述第一层和所述第二层是沟道层。
14.根据权利要求1所述的方法，其中形成所述第一图案的步骤包括刻蚀所述材料层以暴露出所述缓冲层的一部分。
15.根据权利要求1所述的方法，其中形成所述第一图案的步骤包括刻蚀所述材料层以暴露出所述硅衬底。
16.根据权利要求1所述的方法，其中所述绝缘层由氧化硅膜、氮化硅膜或氮氧化硅膜形成。
17.—种互补金属氧化物半导体器件，其包括: 娃衬底； 位于所述硅衬底上的缓冲层； 位于所述缓冲层上的η型晶体管的第一层； 布置在所述缓冲层或所述硅衬底上的Ρ型晶体管的第二层，所述第二层与所述第一层间隔开；以及 位于所述第一层和所述第二层之间的绝缘层。
18.根据权利要求17所述的互补金属氧化物半导体器件，其中所述缓冲层由第II1- V主族材料形成，所述第II1- V主族材料包含铟(In)、镓(Ga)、铝(A1)中的至少一种以及砷(As)、磷(P)、锑(Sb)中的至少一种。
19.根据权利要求17所述的互补金属氧化物半导体器件，其中所述缓冲层由InP、InAs、InSb、GaAs、GaP、GaSb、A1P、AlAs、AlSb、InAlAs、InGaP、GaAsP、InGaAsP 和 InGaAlAs中的至少一种形成。
20.根据权利要求17所述的互补金属氧化物半导体器件，其中所述缓冲包含至少一种第IV主族材料。
21.一种制造互补金属氧化物半导体器件的方法，所述方法包括步骤: 在衬底上形成缓冲层； 在所述缓冲层上形成第一材料层，所述第一材料包含第II1- V主族材料； 刻蚀所述第一材料层以形成第一层和第一图案； 在所述第一层和所述第一图案上形成绝缘层； 刻蚀所述绝缘层以形成第二图案；以及 在所述第二图案中选择性地生长第二材料层，所述第二材料层包含第IV主族材料。
22.根据权利要求21所述的方法，其中: 所述第一材料层包含InGaAs、InP、InGaSb、GaSb、InAs、GaAs和InSb中的至少一种；以及 所述第二材料层包含Ge。
23.根据权利要求21所述的方法，其中所述选择性地生长第二材料层的步骤包括在所述缓冲层上生长所述第二材料层。
【文档编号】H01L21/8249GK104425492SQ201410442976
【公开日】2015年3月18日 申请日期:2014年9月2日 优先权日:2013年9月6日
【发明者】梁炆承, 穆罕默德·拉基布·乌丁, 李明宰, 李商文, 李成训, 赵成豪 申请人:三星电子株式会社