本发明涉及一种综合性能更优的铪基高k栅介质堆栈结构及其MOSFET器件，属于半导体技术领域。
背景技术：
遵循着“摩尔定律”，半导体工业正朝着更高集成度、低功耗发展。集成度越高，器件的尺寸越小。传统的栅介质材料为介电常数为3.9的SiO2，随着器件尺寸的缩小，SiO2栅介质层的物理厚度不断减小。在SiO2物理厚度小于1nm时，出现大的漏电流，限制器件尺寸的进一步缩小。从45nm技术节点起，半导体行业采用介电常数大于3.9的高k薄膜代替SiO2。高k栅介质的引入，在相同EOT(等效氧化物厚度)的条件下，高k栅介质物理厚度增加从而使漏电流显著降低，半导体器件尺寸得到进一步缩小。其中HfO2薄膜具有高介电常数(16-20)，与Si集成性好，已成功应用于45nm、32nm、22nm技术节点。16/14nm技术节点以及之后的技术节点，要求栅介质薄膜具有更高介电常数、低漏电流、可靠性等综合性能需求。因此，对HfO2薄膜进行掺杂改性提高性能满足更先进的技术节点要求，已成为研究热点。
技术实现要素：
本发明的目的在于提供一种综合性能更优的铪基高k栅介质堆栈结构及其MOSFET器件。
为实现上述目的，本发明采用以下技术方案：
一种铪基高k栅介质堆栈结构，包括在硅衬底上表面依次设置的界面过渡层、铪基高k栅介质层和栅电极，以及在硅衬底下表面设置的背电极，其中铪基高k栅介质层是通过过渡金属氧化物掺杂氧化铪形成的叠层结构。
其中，所述过渡金属氧化物为TiO2或ZrO2。过渡金属氧化物TiO2、ZrO2与氧化铪为同族氧化物，其中TiO2的介电常数高达80，ZrO2具有较高的介电常数26以及与硅能级较大的导带偏移量1.4eV；少量过渡金属氧化物TiO2或ZrO2的掺入可以明显提高薄膜的介电常数，在相同栅介质厚度下减小铪基堆栈结构的EOT，提高可靠性，为下一代技术节点提供高介电常数、稳定的铪基高k栅介质薄膜。
所述铪基高k栅介质层采用半导体成膜的主流工艺ALD(原子层沉积技术)沉积而成，为非晶薄膜，性能稳定。通过调节过渡金属钛或锆源和铪源的不同循环沉积次数和次序，进行薄膜掺杂浓度和薄膜结构的调节，制备Hf-M-O栅介质薄膜。优选地，所述过渡金属氧化物的掺杂量为5％-20％，所述铪基高k栅介质层的物理厚度为1-4nm。
所述界面过渡层为SiO2层，其厚度不大于1nm。所述背电极为Ag或Al。所述硅衬底为电阻率在1-10Ω·cm的n型硅或p型硅。所述栅电极为TiN、TiAl、TaN、Pt、Ru和W中的一种或多种。
所述铪基高k栅介质堆栈结构的制备方法包括以下步骤：
(1)硅衬底清洗，可以采用标准RCA工艺流程进行清洗；
(2)硅衬底上制备界面过渡层-SiO2层，可以通过热氧化或其薄膜沉积生长SiO2层；
(3)利用ALD(原子层沉积技术)沉积过渡金属氧化物与氧化铪的叠层结构；
(4)利用ALD或磁控溅射沉积栅电极；
(5)利用ALD或磁控溅射在栅电极上沉积金属保护层，厚度为50-200nm；
(6)利用氢氟酸清洗硅衬底背面，磁控溅射镀背电极。
其中，步骤(1)中硅片采用标准RCA工艺流程进行清洗。在步骤(3)、步骤(5)、步骤(6)后，需要不同条件的退火处理。
一种MOSFET器件，包括以上所述的铪基高k栅介质堆栈结构，可以利用标准半导体8英寸产线工艺，在SOI基片上制备所述铪基高k栅介质堆栈结构以及MOSFET源、漏极，该MOSFET器件的沟道长度为20-50nm。
本发明的优点在于：
本发明采用半导体工业标准工艺，通过过渡金属氧化物(M-O：TiO2、ZrO2)对氧化铪进行掺杂，得到介电常数高于氧化铪的栅介质薄膜，在同等栅极氧化物厚度下实现更低的EOT，制备综合性能更优的铪基栅介质堆栈结构以及其MOSFET器件。
本发明的铪基高k栅介质堆栈结构介电常数更大，可靠性能更好，同时以Hf-Ti-O为栅介质的器件与以相同物理厚度HfO2为栅介质的MOSFET器件性能相似，性能较好。通过本发明过渡金属氧化物(TiO2、ZrO2)对氧化铪基薄膜掺杂改性，有望为下一代半导体技术节点提供更优的铪基高k栅介质薄膜。
附图说明
图1为本发明的铪基高k栅介质堆栈结构的结构简图。
图2为本发明的铪基高k栅介质堆栈结构的制备流程图。
图3为本发明实施例1制备的HfO2栅介质堆栈结构的高频电压-电容(C-V)曲线图和QMCV拟合曲线图。
图4为本发明实施例1制备的Hf-Ti-O栅介质堆栈结构的高频电压-电容(C-V)曲线图和QMCV拟合曲线图。
图5为本发明实施例1制备的HfO2、Hf-Ti-O栅介质堆栈结构的击穿电压图。
图6为本发明实施例1制备的HfO2、Hf-Ti-O栅介质堆栈结构的经时击穿图。
图7为本发明实施例3制备一种综合性能更优的铪基高k栅介质的MOSFET结构简图。
图8为本发明实施例3制备的分别以HfO2、Hf-Ti-O为栅介质的PFET器件Id-Vg曲线图。
具体实施方式
以下结合附图对本发明进行进一步详细说明。
图1为本发明铪基高k栅介质堆栈结构的结构简图，包括硅衬底104、在硅衬底104上的界面过渡层103、在界面过渡层103上面沉积的铪基高k栅介质层102、在铪基高k栅介质层102上面沉积的为栅电极101、以及在衬底104下面沉积的背电极105。
如图2为本发明的铪基高k栅介质堆栈结构的制备流程图，具体包括：
步骤201：本发明使用电阻率在1-10Ω·cm的n型或p型硅作为衬底，采用标准RAC工艺进行清洗，清洗后的衬底表面无金属离子、有机物杂质和氧化硅。
步骤202：利用O2、O3热氧化的方式在衬底硅表面生成的SiO2层，作为界面过渡层。
步骤203：利用ALD沉积技术，在SiO2界面过渡层沉积氧化钛掺杂氧化铪的高k栅介质层，沉积温度为300℃。铪基高k栅介质层的具体结构可以为HfO2/M-O/HfO2三明治叠层结构，也可以为HfO2、M-O多层叠层结构。
步骤204：利用ALD、磁控溅射在铪基高k栅介质层上沉积顶电极。
步骤205：利用氢氟酸清洗衬底硅背面，除去衬底背面在以上所述步骤中产生的SiO2。利用ALD、磁控溅射技术，在衬底背面沉积背电极。
利用标准半导工业8英寸生产工艺，以铪基高k薄膜为栅介质的MOSFET结构。图7为SOI基片上制备的MOSFET结构简图，在Si上面的栅极堆栈结构和图1的相同。在SOI基片上包括界面过渡层SiO2、铪基高k栅介质层、以及栅电极，同时还有源、漏电极。
实施例1
(1)制备栅介质层为Hf-Ti-O的栅介质堆栈结构，具体流程为：
步骤201：采用标准RCA工艺清洗电阻率为8-12Ω·cm的p型硅。
步骤202：在衬底上干养热氧化SiO2层作为界面过渡层。
步骤203：在界面过渡层表面ALD300℃沉积Hf-Ti-O，其叠层结构为HfO2/TiO2/HfO2三明治结构，其TiO2掺杂浓度为10％。
步骤204：在Hf-Ti-O栅介质薄膜上，采用ALD生长3nm厚的TiN和50nm厚的W作为顶电极，其中顶电极的面积为100μm×100μm。
步骤205：利用氢氟酸清洗衬底硅背面，并采用磁控溅射沉积700nm厚的Al作为背电极。沉积完后，采用400℃N2和H2退火20min使背电极合金化。
(2)制备栅介质层为HfO2的栅介质堆栈结构，根据上述(1)的工艺步骤，除了在步骤203中沉积与Hf-Ti-O厚度相同的HfO2栅介质层，其他工艺条件与(1)相同。
实施例2
分别测试实施例1中得到的HfO2栅介质堆栈结构和Hf-Ti-O栅介质堆栈结构的电学性能。
(1)利用keithley4200设备，在探针台把探针分别接到背电极和顶电极上。测实施例1所制备的TiO2掺杂浓度为10％的Hf-Ti-O栅介质堆栈结构的C-V、I-V、击穿电压、击穿时间曲线。图301、图401分别为HfO2、Hf-Ti-O栅介质堆栈结构的C-V曲线。
(2)通过使用QMCV(matlab版本)程序拟合，提取EOT和ΔVfb数据，如图302、图402。HfO2栅介质堆栈结构EOT＝0.84nm，ΔVfb＝0.011V，Hf-Ti-O栅介质堆栈结构EOT＝0.69nm，ΔVfb＝0.002V。
(3)图501、图502分别为HfO2、Hf-Ti-O栅介质堆栈结构的击穿电压图。HfO2堆栈结构在施加电压V＝-4V时，泄漏电流变大，堆栈结构失效；Hf-Ti-O堆栈结构在施加打压V≤-10V时，电流逐渐增大，但堆栈结构正常工作。
(4)图601、图602分别为HfO2、Hf-Ti-O栅介质堆栈结构在施加电压为-2V时的经时击穿图。Hf-Ti-O堆栈结构耐击穿时间为3148.5s，明显高于HfO2堆栈结构的耐击穿时间2369s。
由此可见，同等栅极氧化物厚度下，Hf-Ti-O栅介质堆栈结构具有更低的EOT，C-V回线宽度更小。过渡金属氧化物TiO2掺杂HfO2，成功制备出一种更低EOT、更高击穿电压和耐击穿时间的铪基高k栅介质堆栈结构，其薄膜稳定，综合性能好，为下一代技术节点提供了可选材料。
实施例3
根据实施例1的方法，在8寸标准产线上制备以HfO2、Hf-Ti-O为栅介质的PFET器件，其沟道长度Lg＝25nm。利用keithley4200设备测试器件性能，如图8。以HfO2为栅介质的PFET器件开路电流Ion＝429uA/um，关电流Ioff＝3.2×1O-8A/um，开关比Ion/Ioff＝1.34×104，其饱和阈值电压Vtsat＝-0.17V，漏端引起的势垒高度的降低DIBL＝56mV；以Hf-Ti-O为栅介质的PFET器件开路电流Ion＝463uA/um，关电流Ioff＝1.5×10-8A/um，开关比Ion/Ioff＝3.09×104，其饱和阈值电压Vtsat＝-0.16V，漏端引起的势垒高度的降低DIBL＝53mV。
从测试结果可以看出，TiO2掺杂改性的铪基薄膜成功降低了堆栈结构的EOT，而且所制备出来的器件有着与以HfO2为栅介质的器件略优的性能，具有较好的性能。证明本发明TiO2掺杂HfO2薄膜，铪基薄膜性能得到优化，有望能成为更优技术节点的备选材料。