具有针状接面的相变化记忆装置及其制造方法与流程

本发明是有关一种记忆装置及其制造方法，特别是一种具有针状接面的相变化记忆装置及其制造方法。

现有技术

相变化记忆装置为一种非挥发性随机存取内存。相变化记忆装置中的相变化材料可透过施加适当的电流而在结晶态以及非结晶态之间转换。相变化材料的不同状态(例如结晶、半结晶、非结晶)代表不同的电阻值。一般而言，非结晶态者相较于结晶态者具有较高的电阻值，因此，透过量测电阻值即可存取数据。

为了改变相变化材料的结晶态，须以加热器对相变化材料加热。一种习知的相变化记忆装置的加热器以及相变化材料间具有较大的接面，如此可获得较佳的导电特性。然而，使较大接面的相变化材料转换结晶态需要较大的功耗，此外，反复转换相变化材料的结晶态容易产生空洞(void)，导致产品的可靠性降低。另一种习知的相变化记忆装置则是在渐缩的凹槽内填充相变化材料，以使加热器以及相变化材料间的接面缩小。然而，上述结构在填充相变化材料时，由于凹槽底部较小，因此容易因填充不完全而形成空洞，同样导致产品的可靠性降低或直接报废。

有鉴于此，如何制造加热器以及相变化材料间的接面较小且可靠性佳的相变化记忆装置便是目前极需努力的目标。

技术实现要素：

本发明提供一种具有针状接面的相变化记忆装置及其制造方法，其是将导电材料细化以获得针状的加热器，进而缩小加热器与相变化材料间的 接面。依据此结构，以较小的电流即能够改变小范围相变化材料的结晶态，换言之，本发明不仅可降低功耗，且可避免产生空洞。

本发明一个实施例提供一种具有针状接面的相变化记忆装置的制造方法，该方法包含：提供基板，其包含存取电路，其中存取电路包含至少一个导电接点；于基板上形成第一介电层；于第一介电层上形成牺牲层；形成至少一个贯穿第一介电层以及牺牲层的通孔，使存取电路的导电接点曝露出来；于通孔的侧壁与底部形成第一屏障层；将导电材料填充到通孔中，并与存取电路的导电接点电连接；移除牺牲层，使部分第一屏障层以及导电材料突出第一介电层；移除突出第一介电层的第一屏障层；部分移除突出第一介电层的导电材料，以细化导电材料；于第一介电层形成第二介电层，并覆盖导电材料；以及薄化第二介电层，使导电材料曝露出来。

本发明另一个实施例提供具有针状接面的相变化记忆装置，该装置包含基板以及至少一个记忆单元。基板包含存取电路。记忆单元设置于基板上。记忆单元包含底电极、第一屏障层以及加热器。底电极与存取电路电连接，其中底电极设置于第一介电层内。第一屏障层设置于底电极与第一介电层以及存取电路之间。加热器延伸自底电极，并具有一突出部突出于第一介电层，突出部设置于第二介电层中，其中突出部的截面积由下往上逐渐缩小，且突出部的一个顶面露出于第二介电层。

以下藉由具体实施例配合所附的附图详加说明，当更容易了解本发明之目的、技术内容、特点及其所达成的功效。

附图说明

图1a至图1j为一示意图，显示本发明第一实施例的具有针状接面的相变化记忆装置的制造方法。

图2a至图2c为一示意图，显示本发明第二实施例的具有针状接面的相变化记忆装置的制造方法。

图3a以及图3b为一示意图，显示本发明第三实施例的具有针状接面的相变化记忆装置的制造方法。

图4a以及图4b为一示意图，显示本发明第四实施例的具有针状接面的相变 化记忆装置的制造方法。

图5为一示意图，显示本发明第五实施例的具有针状接面的相变化记忆装置的制造方法。

图6为一示意图，显示本发明第六实施例的具有针状接面的相变化记忆装置的结构。

图7为一示意图，显示本发明第七实施例的具有针状接面的相变化记忆装置的结构。

具体实施方式

以下将详述本发明的各实施例，并配合附图作为例示。除了这些详细说明之外，本发明亦可广泛地施行于其它的实施例中，任何所述实施例的轻易替代、修改、等效变化都包含在本发明范围内，并以申请专利范围为准。在说明书的描述中，为了使读者对本发明有较完整的了解，提供了许多特定细节；然而，本发明可能在省略部分或全部特定细节的前提下，仍可实施。此外，众所周知的步骤或组件并未描述于细节中，以避免对本发明形成不必要之限制。附图中相同或类似的组件将以相同或类似符号来表示。特别注意的是，附图仅为示意性的，并非代表组件实际之尺寸或数量，有些细节可能未完全绘出，以求附图之简洁。

请参照图1a至图1j，以说明本发明一实施例的具有针状接面的相变化记忆装置的制造方法。首先，提供基板10，其包含存取电路11，其中存取电路11包含至少一个导电接点(未图示)。举例而言，基板10可为硅基板，但不限于此，其它适合的材料亦可作为基板10，例如陶瓷材料、有机材料或玻璃材料。存取电路11可包含开关组件，例如金属氧化物半导体场效晶体管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)，如图1a中所示的MOSFET的闸极12。藉由控制MOSFET的闸极电压即可控制每一记忆单元的读写。可以理解的是，存取电路11的导电接点可为平面状导电区域或为柱状导电插塞。接着，于基板10上形成第一介电层20，于第一介电层20上形成一牺牲层20a，再形成至少一个贯穿第一介电层20和牺牲层20a的通孔21，以使存取电路11的导电接点经由通孔21曝露出来。举例而言，利用光阻层100经由微影蚀刻 制程即可形成相对应的多个通孔21，如图1a所示。于一实施例中，第一介电层20的材料可为氧化物或氮化物，例如二氧化硅、氮氧化硅、氮化硅或其它介电材料；牺牲层的材料可为多晶硅(Polysilicon)。

接着，于多个通孔21的侧壁与底部形成第一屏障层22，如图1b所示。于一实施例中，第一屏障层22的材料可为钛、氮化钛、氮化钽或钽。举例而言，第一屏障层22可利用物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(chemical vapor deposition，CVD)或原子层沉积(atomic layer deposition，ALD)等技术形成。

接着，于通孔21中填充导电材料23，并与存取电路11的多个导电接点电连接，如图1c所示。同样的，导电材料23能够以PVD、CVD、ALD等技术形成。于一实施例中，导电材料可为钨、钛、氮化钛、氮化铝钛或氮化硅钛。接着，薄化牺牲层20a，并使牺牲层20a的顶表面平坦化，如图1d所示。举例而言，薄化牺牲层20a能够以化学机械研磨(chemical-mechanical polish，CMP)的方式加以实现。举例而言，薄化后的牺牲层20a的厚度约为2nm至20nm。

接着，移除牺牲层20a，使部分第一屏障层22以及导电材料23突出于第一介电层20，如图1e所示。于一实施例中，突出的第一屏障层22以及导电材料23的高度约等于薄化后牺牲层20a的厚度。移除牺牲层20a的方法可利用现有技术，在此不再赘述。接着，移除突出第一介电层20的第一屏障层22，使未包覆第一屏障层22的导电材料23突出第一介电层20，如图1f所示。举例而言，可利用CR14等蚀刻剂来移除第一屏障层22。CR-14为Cyantek公司所生产的商业上可用的湿式蚀刻剂，其成份由(NH₄)₂Ce(NO₃)₆、HAc与H₂O按适当比例组成，其可移除第一屏障层22，但对第一介电层20的蚀刻速度很慢。可以理解的是，本发明不限于使用CR-14蚀刻剂，本发明所属技术领域技术人员可依据第一屏障层22材料与第一介电层20材料的不同，选择适当的蚀刻剂，其要求为蚀刻第一屏障层22与第一介电层20时有高的选择比，更具体的说，选择蚀刻第一屏障层22比蚀刻第一介电层20快的蚀刻剂。

接着，部分移除突出第一介电层20的部分导电材料23，以细化突出的导电材料23，如图1g所示。可以理解的是，未细化的导电材料23可作为一底电极23a，而细化成针状的导电材料23可作为一加热器23b。举例而言，导电 材料23可为钨，则部分移除导电材料23的方法可选用过氧化氢来蚀刻导电材料23，但不限于此，其它湿式蚀刻或干式蚀刻技术亦可达到相同的效果。同样的，依据导电材料的不同，可选择适当的蚀刻方法，其要求为蚀刻导电材料23与第一介电层20时有高的选择比，更具体的说，选择蚀刻导电材料23比蚀刻第一介电层20快的蚀刻剂。

接着，于第一介电层20上形成第二介电层30，并覆盖导电材料，即曝露出来的加热器23b，如图1h所示。举例而言，第二介电层30的材料可为氧化物或氮化物，例如二氧化硅、氮氧化硅、氮化硅或其它介电材料。接着，薄化第二介电层30，使第二介电层30平坦化并曝露出导电材料，即加热器23b的顶表面，如图1i所示。

最后，于第二介电层30上形成图案化的相变化材料40，并与导电材料(即加热器23b)电连接，如图1j所示。举例而言，可先于第二介电层30上形成相变化材料层，再利用微影蚀刻技术图案化相变化材料，使图案化的相变化材料形成于相对应的加热器23b上。举例而言，相变化材料40的材料可为包含锗、锑以及碲至少其中之一的硫属化合物(chalcogenide)或合金。硫属化合物包含具有较多正电元素或根基的化合物。硫属化合物合金包括将硫属化合物与其它材料如过渡金属等结合。此外，下列合金亦可作为相变化材料，例如镓/锑、锗/锑、铟/锑、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲以及碲/锗/锑/硫等，其中较佳者为锗/锑/碲合金家族。

于一实施例中，本发明的制造方法还包含于相变化材料40上形成一顶电极50。形成相变化材料40以及顶电极50于相对应加热器23b上的详细制造流程可利用现有的技术实现，在此不再赘述。

于一实施例中，在移除第一屏障层22时可延长制程时间或调整适点的制程条件，以使第一屏障层22的顶表面低于第一介电层20的顶表面，如图2a所示。后续细化导电材料23时，即可形成较长的针状加热器23b，如图2b所示。之后，依据前述图1h至图1j的制造步骤，即可形成如图2c所示的结构。

于一实施例中，在细化导电材料时亦可延长制程时间或调整适点的制程条件，以使未细化的导电材料(即底电极23a)的顶表面低于第一屏障层22 的顶表面，如此可获得较长的针状加热器23b，如图3a所示。之后，依据前述图1h至图1j的制造步骤，即可形成如图3b所示的结构。可以理解的是，较细长的针状加热器23b可获得较高的电流密度，换言之，具有较佳的加热效果。此外，底电极23a以及相变化材料40间也因较细长的加热器23b而有较长的距离。因此，加热器23b在相变化材料40端的热能较不会影响到底电极23a，且相变化材料40也较不会扩散污染到底电极23a。

于一实施例中，在形成图1g所示的针状加热器23b之后，本发明的制造方法还包含于第一介电层22上形成第二屏障层22a，覆盖导电材料(即加热器23b)，以及图案化第二屏障层22a，如图4a所示。之后，依据前述图1h至图1j的制造步骤，即可形成如图4b所示的结构。可以理解的是，第二屏障层22a可在相变化材料40反复加热的过程中，可防止相变化材料40扩散所造成的污染。

于一实施例中，在图案化第二屏障层22a的制程中，使用较薄的光阻，可未完全覆盖第二屏障层22a，亦即使对应于加热器23b的突出部曝露出来。如此，在部分移除第二屏障层22a以图案化第二屏障层22a时，即可使导电材料(即加热器23b)的顶端曝露出来，如图5所示的结构。之后，依据前述图1h至图1j的制造步骤，亦可形成如图4b所示的结构。

于一实施例中，完成图2b以及图3a所示结构之后，依据前述图4a以及图1h至图1j的制造步骤，可分别形成如图6以及图7所示的结构。详细的制造流程、结构以及技术功效已如前所述，在此不再赘述。

请参照图1j，以说明本发明一实施例的具有针状接面的相变化记忆装置。本发明的相变化记忆装置包含基板10以及至少一个记忆单元(memory cell)。基板10包含存取电路11。记忆单元设置于基板10。记忆单元与存取电路11电连接。每一记忆单元包含底电极23a、第一屏障层22以及加热器23b。底电极23a与存取电路11电连接，且底电极23a设置于第一介电层20中。第一屏障层22设置于底电极23a与第一介电层20以及存取电路11之间。加热器23b延伸自底电极23a，并具有一突出部突出于第一介电层20，突出部设置于第二介电层30中，其中突出部的截面积由下往上逐渐缩小，亦即加热器23b为一针状，且突出部的一个顶面露出于第二介电层30。于一实施例中，本发明的相变化记忆装 置还包含相变化材料40以及顶电极50。相变化材料40以及顶电极50依序设置于加热器23b上。记忆单元的其它详细结构已如前所述，在此不再赘述。

综合上述，本发明的具有针状接面的相变化记忆装置及其制造方法是将导电材料细化以获得针状的加热器，如此可缩小加热器与相变化材料间的接面。依据此结构，以较小的电流即能够改变小范围相变化材料的结晶态，因此可降低功耗。又，本发明的相变化材料的相变化范围较小，可避免相变化材料操作时反复加热所可能产生的空洞。此外，沉积相变化材料于针状加热器时，加热器所曝露出来顶表面为一平坦化状态，因此，不会产生因相变化材料填充不完全而形成空洞缺陷的问题。

以上所述的实施例仅是为说明本发明的技术思想及特点，其目的在使熟习此项技艺人士能够了解本发明的内容并据以实施，当不能以之限定本发明的专利范围，即大凡依本发明所揭示的精神所作的均等变化或修饰，仍应涵盖在本发明的专利范围内。

附图及上文所用符号说明如下：

10 基板

100 光阻层

11 存取电路

12 闸极

20 第一介电层

20a 牺牲层

21 通孔

22 第一屏障层

22a 第二屏障层

23 导电材料

23a 底电极

23b 加热器

30 第二介电层

40 相变化材料

50 顶电极